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bm036154 9787111529330 9787111537779 9787111514404
集成电路静态时序分析与建模
定价： ￥79.00 作者：- I S B N ：978-7-111-53777-9
- 条码书号：9787111537779
- 上架日期：2016-7-7
- 出版日期：2016-7-1
- 版 次：1-1
- 出 版 社：
- 丛 书 名：
- 页 数：312
由于芯片尺寸的减小、集成度密集化的增强、电路设计复杂度的增加、电路性能要求的提高等因素，对芯片内的时序分析提出了更高的要求。静态时序分析是大规模集成电路设计中非常重要的一个环节，它能验证设计在时序上的正确性，并决定设计是否能够在要求的工作频率下运行。本书由集成电路设计专业论坛www.icdream.com站长刘峰编著，共11章，基于广度和深度两个方面来阐述整个CMOS集成电路静态时序分析流程与时序建模技术，并通过实践案例对技术应用进行更深入的讲解，使初学者在静态时序分析与建模两方面得到理论与实战的双重提高。本书适合作为微电子与集成电路相关专业的研究生、本科生、职业技术类学生的教材和教辅书，也可作为电子、自控、通信、计算机类工程技术人员学习使用集成电路设计软件和进修集成电路设计的专业技术参考书与工具书。
目 录
前 言
第1章 引论 1
1.1 集成电路发展史简介 1
1.2 国内集成电路的发展现状 2
1.3 国际集成电路的发展态势 4
1.4 静态时序分析技术 4
1.4.1 静态时序分析简介 4
1.4.2 静态时序分析背景 4
1.4.3 静态时序分析的优缺点 5
1.5 主流静态时序分析与建模工具介绍 6
第2章 静态时序分析的基础知识 9
2.1 逻辑门单元 9
2.2 门单元的时序计算参数 10
2.3 时序单元相关约束 12
2.4 时序路径 14
2.5 时钟特性 17
2.6 时序弧 19
2.7 PVT环境 24
2.8 时序计算单位 28
第3章 单元库时序模型 29
3.1 基本时序模型简介 29
3.2 Synopsys工艺库模型 33
3.3 延时计算模型 38
3.4 互连线计算模型 45
3.4.1 互连线计算模型 45
3.4.2 线负载时序模型 47
3.5 引脚电容值的计算 49
3.6 功耗模型的计算 50
3.7 时序信息建模基本方法 51
第4章 时序信息库文件 54
4.1 非线性延时模型 54
4.1.1 库组 54
4.1.2 因子 57
4.1.3 输入电压组 59
4.1.4 输出电压组 59
4.1.5 功耗查找表模板组 59
4.1.6 操作条件组 60
4.1.7 线负载组 60
4.1.8 延时查找表模板组 61
4.1.9 单元组 62
4.1.10 引脚组 64
4.1.11 触发器组 67
4.1.12 逻辑状态表组 68
4.1.13 电源引脚组 69
4.1.14 延时组 69
4.1.15 单元上拉延时组 70
4.1.16 单元下拉延时组 71
4.1.17 上拉转换组 71
4.1.18 下拉转换组 72
4.1.19 上拉约束组 72
4.1.20 下拉约束组 73
4.1.21 内部功耗组 73
4.1.22 哑阈漏流功耗组 74
4.2 复合电流源延时模型 75
4.2.1 输出电流查找表模板组 75
4.2.2 输出上拉电流组 75
4.2.3 输出下拉电流组 76
4.2.4 向量组 76
4.2.5 接收电容组 77
第5章 静态时序分析的基本方法 79
5.1 时序图 79
5.2 时序分析策略 80
5.3 时序路径延时计算方法 81
5.4 时序路径的分析方法 83
5.5 时序路径分析模式 88
5.5.1 单一分析模式 90
5.5.2-分析模式 91
5.5.3 芯片变化相关分析模式 94
5.6 时序减免 96
5.7 其他芯片变化相关分析模式 98
5.8 时钟路径悲观移除 103
5.9 时序优化 105
第6章 时序约束 107
6.1 时钟约束 107
6.1.1 创建时钟 107
6.1.2 生成时钟 111
6.1.3 虚拟时钟 114
6.1.4 小时钟脉宽 116
6.2 I/O延时约束 117
6.3 I/O环境建模约束 119
6.4 时序例外 121
6.5 恒定状态约束 125
6.6 屏蔽时序弧 126
6.7 时序设计规则约束 127
第7章 串扰噪声 129
7.1 噪声的定义 129
7.2 噪声的来源 130
7.3 噪声恶化的原因 133
7.4 噪声的体现形式 134
7.5 噪声相互作用形式 135
7.6 NLDM噪声模型的计算 136
7.7 噪声延时计算方法 141
7.8 时间窗口 143
7.9 优化噪声的物理方法 145
7.10 CCS噪声模型 148
第8章 单元时序建模实战 153
8.1 时序信息提取实现 153
8.1.1 时序信息特征化实现流程 153
8.1.2 时序信息特征化数据准备 154
8.1.3 标准单元时序信息提取 158
8.2 SiliconSmart工具的使用流程简介 162
8.3 时序信息提取内容 163
第9章 静态时序分析实战（ETS篇） 170
9.1 静态时序分析的基本流程 170
9.2 建立静态时序分析的工作环境 171
9.3 静态时序分析实现 174
9.3.1 建立时间分析 174
9.3.2 保持时间分析 192
9.3.3 时序设计规则分析 201
9.3.4 时序违反复 204
第10章 Tcl脚本编程 207
10.1 Tcl语法 207
10.1.1 命令格式 207
10.1.2 替换 209
10.1.3 双引号和花括号 211
10.1.4 注释 211
10.2 数据结构 212
10.2.1 简单变量 212
10.2.2 数组 212
10.3 表达式 212
10.3.1 操作数 213
10.3.2 运算符和优先级 213
10.3.3 数学函数 214
10.3.4 列表集合 215
10.4 控制流 219
10.4.1 if命令 219
10.4.2 循环命令 220
10.5 eval命令 223
10.6 source命令 223
10.7 过程 223
10.7.1 过程定义和返回值 224
10.7.2 局部变量和全局变量 224
10.7.3 默认参数和可变个数参数 225
10.8 引用 226
10.9 字符串操作 228
10.10 文件访问 234
10.10.1 文件名 234
10.10.2 基本文件输入/输出命令 234
第11章 Tcl脚本编程应用实例（PT篇） 237
11.1 get_failing_paths_high_slew 237
11.2 get_interclock_skew 241
11.3 report_unclocked 244
11.4 get_buffers 248
11.5 get_ports_edge_sense 255
11.6 report_clock_endpoint_skew 260
11.7 report_violations 264
11.8 eco_fix_violations 271
附录 290
参考文献313
CMOS集成电路后端设计与实战
定价： ￥69.00 作者：- I S B N ：978-7-111-51440-4
- 条码书号：9787111514404
- 上架日期：2015-9-25
- 出版日期：2015-9-1
- 版 次：1-1
- 出 版 社：
- 丛 书 名：
本书详细介绍整个后端设计流程，分为概述、全定制设计、半定制设计、时序分析四大部分。本书同时基于广度和深度两个方面来阐述整个CMOS集成电路后端设计流程与设计技术，并通过实战案例进行更深入地技术应用讲解，使集成电路后端设计初学者同时得到理论与实战两方面的双重提高。
目 录
前言
第1章 引论 1
1.1 集成电路发展史简介 1
1.2 国内集成电路发展现状 2
1.3 国际集成电路发展趋势 4
第2章 集成电路后端设计方法 5
2.1 集成电路后端设计 5
2.2 后端全定制设计方法 5
2.2.1 后端全定制设计流程介绍 6
2.2.2 主流后端全定制设计工具介绍 6
2.2.3 后端全定制设计小结 13
2.3 后端半定制设计方法 13
2.3.1 后端半定制设计流程介绍 13
2.3.2 主流后端半定制设计工具介绍 14
2.3.3 后端半定制设计小结 21
一部分 后端全定制设计及实战
第3章 后端全定制设计之标准单元设计技术 24
3.1 设计标准单元库的重要性 24
3.2 标准单元设计技术 25
3.2.1 标准单元的基本介绍 25
3.2.2 标准单元的基本类型 27
3.2.3 标准单元库提供的数据 29
3.2.4 标准单元设计参数 29
3.3 标准单元设计流程 39
3.3.1 方案设计 40
3.3.2 标准单元电路及版图设计 43
3.3.3 标准单元库版图和时序信息的提取 45
3.3.4 库模型与库文档生成 47
3.3.5 设计工具流程验证 48
3.3.6 测试电路设计及工艺流片验证 49
3.4 标准单元设计需要的数据 49
3.5 标准单元设计EDA工具 50
第4章 后端全定制设计之标准单元电路设计技术 51
4.1 CMOS工艺数字电路实现结构 51
4.1.1 静态电路实现结构 51
4.1.2 伪NMOS电路实现结构 52
4.1.3 传输管与传输门电路 53
4.1.4 动态电路实现结构 54
4.1.5 高扇入逻辑电路的实现结构 55
4.2 CMOS数字电路优化 60
4.3 标准单元库中几种时序单元介绍 61
4.3.1 C2MOS触发器 62
4.3.2 真单相触发器 62
4.3.3 脉冲触发器 63
4.3.4 数据流触发器 64
第5章 后端全定制设计之标准单元电路设计实战 65
5.1 电路设计流程 65
5.2 时序单元HLFF的电路设计 65
5.2.1 建立库及电路设计环境 65
5.2.2 Vituoso Schematic Composer使用基础 68
5.2.3 时序单元HLFF电路实现 69
5.2.4 时序单元HLFF电路元件的产生 70
5.2.5 时序单元HLFF电路网表输出 71
5.3 时序单元HLFF的电路仿真 72
5.3.1 设置带激励输入的仿真电路图 73
5.3.2 使用Virtuoso Spectre Circuit Simulator进行电路仿真 74
第6章 后端全定制设计之标准单元版图设计技术 80
6.1 基本CMOS工艺流程 80
6.2 基本版图层 82
6.2.1 NMOS/PMOS晶体管的版图实现 83
6.2.2 串联晶体管的版图实现 83
6.2.3 并联晶体管的版图实现 84
6.2.4 CMOS反相器的版图实现 85
6.2.5 缓冲器的版图实现 85
6.2.6 CMOS二输入与非门和或非版图实现 86
6.3 版图设计规则 87
6.4 版图设计中晶体管布局方法 93
6.4.1 基本欧拉路径法 94
6.4.2 欧拉路径法在动态电路中的应用 95
6.4.3 晶体管尺寸对版图的影响 97
6.5 标准单元版图设计的基本指导 97
6.5.1 优化设计标准单元 98
6.5.2 标准单元PIN脚的设计 100
第7章 后端全定制设计之标准单元版图设计实战 104
7.1 版图设计流程 104
7.2 时序单元HLFF版图实现 105
7.2.1 建立项目库及版图设计环境 105
7.2.2 Vituoso Layout Editor使用基础 106
7.2.3 时序单元HLFF版图实现 111
7.2.4 时序单元HLFF版图GDS输出 115
7.3 版图设计规则检查 116
7.3.1 执行版图设计规则检查 116
7.3.2 基于版图设计规则结果的调试 119
7.4 版图与电路等价性检查 120
7.4.1 执行版图与电路等价性检查 120
7.4.2 基于版图与电路等价性检查结果的调试 124
7.5 版图寄生参数提取 126
第8章 后端全定制设计之标准单元特征化技术 129
8.1 标准单元时序模型介绍 129
8.1.1 基本的时序模型归纳 129
8.1.2 时序信息建模方法 130
8.1.3 时序信息文件基本内容 131
8.2 标准单元物理格式LEF介绍 136
8.2.1 LEF文件中重要参数详细说明 136
8.2.2 LEF文件全局设置 139
8.2.3 LEF文件中工艺库物理信息设置 139
8.2.4 LEF文件中单元库物理信息设置 142
8.2.5 LEF对应的图形视图 144
第9章 后端全定制设计之标准单元特征化实战 145
9.1 时序信息提取实现 145
9.1.1 时序信息特征化的实现流程 145
9.1.2 时序信息特征化的数据准备 146
9.1.3 标准单元HLFF的时序信息特征化 149
9.1.4 SiliconSmart工具流程介绍 155
9.2 物理信息抽象化实现 155
9.2.1 物理信息抽象化实现流程 156
9.2.2 建立物理信息抽象化工作环境 156
9.2.3 标准单元HLFF的物理信息抽象化 161
9.2.4 版图抽象化后LEF数据输出 174
第二部分 后端半定制设计及实战
第10章 后端半定制设计之物理实现技术 178
10.1 半定制物理实现工程师应该具备的能力 178
10.2 半定制物理实现流程 179
10.3 半定制物理实现使用的EDA工具 181
10.4 半定制物理实现需要的数据 182
10.5 布局规划 182
10.6 电源规划 188
10.6.1 电压降与电迁移 188
10.6.2 电源规划前的功耗预估方法 193
10.6.3 电源条带的基本设置方法 194
10.6.4 电源环的基本设置方法 197
10.6.5 电源网络分析的基本方法 197
10.7 时钟树的实现 199
10.7.1 常见时钟网络的实现方法 199
10.7.2 时钟树的综合策略 201
10.7.3 时钟树的基本性能参数 202
10.7.4 时钟树的综合流程 205
10.7.5 门控时钟 209
10.7.6 时钟树优化基本指导 210
10.8 布线 214
10.8.1 天线效应 214
10.8.2 串扰噪声 220
10.8.3 数模混合信号线走线的基本方法 224
10.9 ECO 226
第11章 后端半定制设计之Open-SparcT1-FPU布局布线实战 229
11.1 布局布线的基本流程 229
11.2 布局布线工作界面介绍 230
11.3 建立布局布线工作环境 231
11.4 布局布线实现 236
11.4.1 芯片布局 236
11.4.2 电源网络实现 238
11.4.3 自动放置标准单元 244
11.4.4 时钟树综合 247
11.4.5 布线 252
11.4.6 芯片版图完整性实现 256
11.4.7 布局布线数据输出 259
第12章 后端半定制设计之Open-SparcT1-FPU电压降分析实战 262
12.1 电压降分析的基本流程 262
12.2 建立电压降分析的工作环境 262
12.3 电压降分析实现 266
12.3.1 设置电源网格库 266
12.3.2 功耗计算 269
12.3.3 电压降分析 271
第三部分 静态时序分析及实战
第13章 静态时序分析技术 278
13.1 静态时序分析介绍 278
13.1.1 静态时序分析背景 278
13.1.2 静态时序分析优缺点 279
13.2 静态时序分析基本知识 280
13.2.1 CMOS逻辑门单元时序参数 280
13.2.2 时序模型 281
13.2.3 互连线模型 282
13.2.4 时序单元相关约束 283
13.2.5 时序路径 284
13.2.6 时钟特性 287
13.2.7 时序弧 289
13.2.8 PVT环境 292
13.3 串扰噪声 293
13.3.1 串扰噪声恶化原因 293
13.3.2 串扰噪声的体现形式 294
13.3.3 串扰噪声相互作用形式 295
13.3.4 时间窗口 296
13.4 时序约束 298
13.4.1 时钟约束 298
13.4.2 I/O延时约束 308
13.4.3 I/O环境建模约束 309
13.4.4 时序例外 311
13.4.5 恒定状态约束 315
13.4.6 屏蔽时序弧 316
13.4.7 时序设计规则约束 317
13.5 静态时序分析基本方法 318
13.5.1 时序图 318
13.5.2 时序分析策略 320
13.5.3 时序路径延时的计算方法 321
13.5.4 时序路径的分析方法 323
13.5.5 时序路径分析模式 327
第14章 静态时序分析实战 339
14.1 静态时序分析基本流程 339
14.2 建立静态时序分析工作环境 339
14.3 静态时序分析实现 343
14.3.1 建立时间分析 344
14.3.2 保持时间分析 360
14.3.3 时序设计规则分析 369
14.3.4 时序违反修 371
参考文献 374
| 图书基本信息 | |
| 图书名称 | CMOS数字集成电路设计 |
| 作者 | (美)查尔斯.霍金斯(Charles Hawkins)等 |
| 定价 | 69.00元 |
| 出版社 | 机械工业出版社 |
| ISBN | 9787111529330 |
| 出版日期 | 2016-04-01 |
| 字数 | 252000 |
| 页码 | 242 |
| 版次 | 1 |
| 装帧 | 平装 |
| 开本 | 16开 |
| 商品重量 | 0.4Kg |
| 内容简介 | |
本书中文简体字版由IET授权机械工业出版社出版。未经出版者书面许可，不得以任何方式复制或抄袭本书内容。 |
| 作者简介 | |
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