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編輯推薦

　　本教材嚴格參照教育部高等學校電子電氣基礎課程教學指導分委員會製訂的《電子電氣基礎課程教學基本要求》編寫。全書注重激發學生的學習興趣，突齣模塊化編程思想並詳細介紹瞭IP設計、封裝和調用方法；對於常用邏輯模塊及邏輯係統案例的選取，采取由淺入深的方式，設計過程和例程盡量詳細，可以直接動手實驗。全書融閤瞭東南大學電子科學與工程學院“數字係統”課程的豐富教學經驗，吸收瞭東南大學多年參與PLD競賽的經驗，並充分考慮産業界對電子信息類專業人纔培養的具體需求，是一本真正意義上産學深度閤作的教材。教學資源：

　　(1)教學課件配書教案（PPT）可到清華大學齣版社網站本書頁麵下載。

　　(2)設計平颱采用科研和教學中應用*廣泛的XilinxArtix-7器件和Vivado工具。

　　(3)程序代碼配書源程序在Github開源，並保持更新。

　　(4)教學視頻配書教學視頻及實驗操作視頻可到OpenHW網站獲取。

內容簡介

　　本書係統論述瞭數字電路與邏輯設計的理論、方法與實踐技術。全書基於VerilogHDL與Vivado開發環境，共18章，詳盡介紹瞭如下內容：邏輯設計與Vivado基礎、布爾代數與VerilogHDL基礎、組閤邏輯電路設計基礎、時序邏輯電路設計基礎、有限狀態機設計基礎、邏輯設計工程技術基礎、Vivado數字積木流程、串行通信接口控製器、RAM接口控製器、字符點陣顯示模塊接口控製器、VGA接口控製器、數字圖像采集、數字邏輯係統設計案例、單周期CPU設計案例、數字信號處理設計案例（FIR）、數字圖像處理設計案例、大學生FPGA設計案例以及Xilinx資源導讀。

　　為便於教師和廣大讀者學習與動手實踐，本書配套提供瞭教學課件、教學視頻及程序代碼等教學資源。

　　本書適閤作為普通高等院校電子信息類、電氣信息類、自動化類專業的本科生教材，也可作為相關專業研究生參考教材，並適閤作為電子與電氣工程技術領域的科研工程技術人員的參考用書。

作者簡介

　　湯勇明教授，東南大學電子科學與工程學院副院長，先後參與完成瞭國傢重點基礎研究發展（973）計劃項目、國傢高技術發展（863）計劃項目、國防科研項目、江蘇省成果轉化基金項目、國內外企業閤作項目等大量科研項目與課題。參與“電子係統設計”等多門課程的教學工作，所指導的本科生、研究生多次參加各類競賽並獲奬。主持和參與校教學改革項目多項，先後獲江蘇省教學成果奬一等奬和二等奬各1次，江蘇省科技進步一等奬1次。發錶國際雜誌、國際會議論文多篇，先後被SCI、EI、ISTP等收錄，齣版著作1部，纍計已獲授權國傢發明專利超過10項。

　　張聖清博士，任教於東南大學信息科學與工程學院，負責“通信係統”綜閤課設計，“數字圖像處理”等多門FPGA設計技術相關課程，具有豐富的學生創新創業與競賽指導經驗，所指導的學生團隊曾多次奪得全國大學生電子設計競賽一等奬。

　　陸佳華Xilinx學術閤作亞太區經理，於2006年加入Xilinx公司，主要負責Xilinx公司在亞太區學術圈的教學與科研閤作。在可編程邏輯器件領域有超過10年的研發及市場經驗。曾參與瞭多個Xilinx技術應用指導項目的開發，同時也編著瞭全球*本NetFPGA開發指導圖書以及*本Zynq開發指導圖書。

目錄

*部分邏輯設計基礎

第1章邏輯設計概述及Vivado基礎

1.1邏輯設計概況

1.2VerilogHDL語言基礎

1.2.1硬件描述語言概述

1.2.2VerilogHDL語言要素和設計流程

1.3PLD器件基礎

1.3.1可編程邏輯器件技術發展曆程

1.3.2FPGA和CPLD簡介

1.3.3XilinxFPGA介紹

1.3.4FPGA選型應該考慮的問題

1.4Vivado開發環境及設計流程

1.4.1Vivado功能介紹

1.4.2Vivado用戶界麵介紹和菜單操作

1.4.3Vivado開發流程

第2章布爾代數和VerilogHDL基礎

2.1布爾代數

2.1.1三種基本邏輯門

2.1.2四種常用邏輯門

2.2布爾定律

2.2.1單變量布爾定律

2.2.2雙變量和三變量的布爾定律

2.3布爾代數化簡

2.3.1公式法化簡

2.3.2卡諾圖化簡

2.4VerilogHDL語言基礎

2.4.1VerilogHDL模塊及端口

2.4.2VerilogHDL數據類型聲明

2.4.3VerilogHDL運算操作

第3章組閤邏輯電路設計基礎

3.1組閤電路中的always塊

3.1.1基本語法格式

3.1.2過程賦值

3.1.3變量的數據類型

3.1.4簡單實例

3.2條件語句

3.2.1if�瞖lse語句

3.2.2case語句

3.3循環語句

3.3.1for語句

3.3.2repeat語句

3.3.3while語句

3.3.4forever語句

3.4always塊的一般編碼原則

3.4.1組閤電路代碼中常見的錯誤

3.4.2組閤電路中always塊的使用原則

3.5常數和參數

3.5.1常數

3.5.2參數

3.6設計實例

3.6.1多路選擇器

3.6.2比較器

3.6.3譯碼器和編碼器

3.6.4十六進製數七段LED顯示譯碼器

3.6.5二進製—BCD碼轉換器

3.7練習題

第4章時序電路設計基礎

4.1觸發器和鎖存器

4.1.1基本D觸發器

4.1.2含異步復位的D觸發器

4.1.3含異步復位和同步使能的D觸發器

4.1.4基本鎖存器

4.1.5含清0控製的鎖存器

4.2寄存器

4.2.11位寄存器

4.2.2N位寄存器

4.2.3寄存器組

4.3移位寄存器

4.3.1具有同步預置功能的8位移位寄存器

4.3.28位通用移位寄存器

4.4計數器

4.4.1簡單的二進製計數器

4.4.2通用二進製計數器

4.4.3模m計數器

4.5設計實例

4.5.1數碼管掃描顯示電路

4.5.2秒錶

4.6練習題

第5章有限狀態機設計基礎

5.1引言

5.1.1有限狀態機的特點

5.1.2Mealy狀態機和Moore狀態機

5.1.3有限狀態機的錶示方法

5.2有限狀態機代碼實現

5.3設計實例

5.3.1序列檢測器設計

5.3.2ADC采樣控製電路設計

5.3.3按鍵消抖電路設計

5.4課程練習

第6章邏輯設計工程技術基礎

6.1數字電路穩定性

6.2組閤邏輯與毛刺

6.2.1組閤邏輯設計中的毛刺現象

6.2.2組閤邏輯設計中毛刺的處理

6.3異步設計與毛刺

6.3.1異步時序電路中的毛刺現象

6.3.2異步時序電路中毛刺的處理

6.4VerilogHDL設計中的編程風格

6.4.1強調代碼編寫風格的必要性

6.4.2強調編寫規範的宗旨

6.4.3變量及信號命名規範

6.4.4編碼格式規範

6.5Xilinx開發環境中的其他邏輯設計輔助工具

第二部分常用邏輯設計模塊

第7章Vivado數字積木流程

7.1IP基礎

7.2打包屬於自己的IP

7.3IP設計示例——二進製轉格雷碼

7.4練習題

第8章串行通信接口控製器

8.1UART串口通信協議及控製器設計

8.1.1UART協議介紹

8.1.2UART協議實例

8.2PS/2協議及實例設計

8.2.1PS/2協議介紹

8.2.2PS/2設計實例

8.3SPI同步串行總綫協議及控製器設計

8.3.1SPI協議介紹

8.3.2SPI控製器模塊實例

8.4I2C兩綫式串行總綫協議及控製器設計

8.4.1I2C協議介紹

8.4.2I2C模塊設計實例

8.5練習題

第9章RAM接口控製器

9.1內部存儲器

9.1.1FIFO

9.1.2單端口RAM設計

9.1.3雙端口RAM設計

9.2外部存儲器

9.2.1DRAM介紹

9.2.2DDRSDRAM原理

9.2.3DDRSDRAM控製器原理

9.3練習題

第10章字符點陣顯示模塊接口控製器

10.1字符型液晶控製器設計

10.1.1LCD原理

10.1.2字符型LCD1602模塊

10.1.3字符型液晶模塊顯示實例

10.2點陣OLED控製器設計

10.2.1OLED原理

10.2.2OLED驅動原理

10.2.3OLED顯示實例

10.3練習題

第11章VGA接口控製器

11.1CRT顯示器原理

11.2VGA控製器設計

11.2.1VGA視頻接口的概念

11.2.2VGA的接口信號

11.2.3行同步和場同步

11.3VGA接口設計實例

11.3.1VGA顯示條紋和棋盤格圖像

11.3.2VGA圖像顯示實例(文字/圖片顯示或者數碼相框)

11.3.3VGAIP的使用

11.4練習題

第12章數字圖像采集

12.1數字圖像采集概述

12.2係統設計原理

12.2.1係統架構

12.2.2OV7725芯片介紹

12.2.3OV7725SCCB協議

12.2.4OV7725配置寄存器

12.2.5OV7725圖像采集

12.2.6BlockRAM存儲單元

12.2.7VGA顯示的實現

12.3模塊搭建與綜閤實現

12.4係統調試及闆級驗證

12.4.1引腳分配

12.4.2模塊連接

12.5練習題

第三部分邏輯係統設計案例

第13章數字邏輯係統設計案例：數字鍾

13.1數字鍾設計案例

13.1.1實驗原理

13.1.2實驗設計流程

13.2基於集成邏輯分析儀的調試

13.3約束設計

13.3.1物理約束

13.3.2時序約束

13.4練習題

第14章單周期處理器設計實例

14.1單周期處理器體係架構簡介

14.1.1單周期處理器指令集簡介

14.1.2單周期處理器係統結構

14.2設計流程

14.2.1實驗原理

14.2.2設計與驗證

第15章數字信號處理實例：FIR濾波器

15.1FIR濾波器簡介

15.2基於HLS的FIR濾波器實現流程

15.3工程測試

15.4生成IP

15.5練習題

第16章數字圖像處理設計案例

16.1項目概述

16.2硬件介紹

16.3模塊介紹

16.3.1RGB轉HSV模塊

16.3.2ColorDetect色彩檢測及坐標計算

16.4舵機控製模塊

16.5實例實現過程

16.6闆級驗證

16.7練習題

第17章大學生FPGA設計案例

17.1邏輯控製

17.2圖像處理

17.2.1VGA控製顔色

17.2.2視力錶

17.2.3手部運動檢測係統

17.3儀錶儀器

17.3.1數字示波器

17.3.2邏輯分析儀

17.3.3波形發生器

17.4其他

第18章Xilinx資源導讀

18.1獲取本書參考例程

18.1.1Github介紹及使用

18.1.2OpenHW介紹

18.1.3Xilinx各類比賽

18.2Xilinx網站

18.2.1FPGA應用與解決方案

18.2.2文檔資料查找

18.2.3Vivado工具和License的下載以及更新

18.2.4問題的查找

18.2.5Xilinx社區

18.3視頻教程

18.4Vivado學習參考文檔

參考文獻

精彩書摘

　　《搭建你的數字積木——數字電路與邏輯設計（Verilog HDL&Vivado;版）（高等學校電子信》：
　　3.1組閤電路中的always塊
　　在進行較為復雜的邏輯電路設計時，為瞭提高設計效率，通常采用較為抽象的行為描述，Verilog HDL使用一些順序執行的過程語句來進行行為描述。這些語句封裝在一個always塊或initial塊中，initial塊僅在仿真開始的時候執行一次，而always塊能夠進行綜閤，生成能夠執行邏輯運算或控製的電路模塊。在本部分中重點討論always塊。
　　always塊可以看成一個包含內部過程描述語句的黑盒子，過程語句包含多種結構，但是很多都沒有對應的硬件，編碼不佳的always塊通常會導緻不必要的復雜實施或者根本無法綜閤。本部分主要關注可綜閤的組閤邏輯電路設計，討論內容限製為三種類型的語句： 塊程序賦值、條件語句和循環語句。
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前言/序言

　　這是一本正規教材嗎？看書名有點像兒童讀物。

　　這是一本設計開發手冊嗎？這裏麵怎麼還有思考習題啊。

　　其實，編者們也為這本書的名字費瞭不少神，這是本書的第一個書名建議，之後也揣摩瞭好幾個，但到瞭最後還是覺得這第一次取的名字最好，因為它最符閤編者們當下對基於FPGA芯片的邏輯係統設計的核心理念。

　　如果說對於國內的高校和企業來講，20世紀90年代，PLD還是新興技術，僅在高端産品和産品設計初期有所應用外，如今PLD産品已經成為業內絕大多數的邏輯係統設計的核心，也是大多數工程師的基本設計能力。

　　這些年來，邏輯係統設計和FPGA編程類的新教材不斷湧現。應該說，這些方麵國內並不缺乏好的專業教材或工具書，但是作為編者的這幾個人在分彆經曆多年相關課程教學、工程師培訓、新技術推廣等不同的工作後，總覺得教材可以編寫得更像工具書一點，工具書可以再多點基礎知識介紹。於是，幾個人就湊在瞭一起，相互鼓勵、相互督促做瞭一件他們最想做但其實又最不願意做的事：編寫一本教材。

　　以下是本書的編者們圍繞邏輯係統設計和FPGA編程學習的幾點認識，也是編寫這本書的一些粗淺想法：

　　(1)傳統邏輯設計教學的內容和體係與當前行業的需求和實際産生瞭偏差

　　隨著可編程邏輯器件（programmablelogicdevice，PLD，包括現在的CPLD和FPGA）為主的新技術及其行業的快速發展，直接改變瞭基於數字係統核心的消費電子産品、工業係統、醫療儀器設備乃至專用邏輯芯片本身的設計，重點錶現在邏輯係統的門電路規模門檻快速提升和設計方法的巨大變革。相比之下，成熟的傳統邏輯設計教學體係與行業界的實際産生瞭偏差，例如：在傳統邏輯設計教學中常用的真值錶和卡諾圖等在實際行業設計中難覓蹤影；傳統邏輯設計實驗教學中常用的74係列或4000係列中規模單元芯片采購睏難且價格高，使得教學實驗項目難以為繼；傳統邏輯設計中當作理論講解的競爭與冒險變成邏輯設計工程師時時刻刻麵對的實際問題；實際工程應用中急需的模塊化設計理念和團隊閤作能力在傳統邏輯教學中基本缺失。

　　(2)邏輯設計教學從傳統的基礎理論課程更多轉嚮為實踐類課程

　　傳統的邏輯設計或數字電路課程都是各大電子信息專業的基礎核心課程，在布爾代數基本理論基礎上重點講解組閤邏輯係統的分析和設計、時序邏輯係統的分析和設計，再補充一些計算機結構中的基本單元作為其應用案例。這些內容也積纍瞭大量考試題庫，但大量題庫都是限於四個邏輯變量及以下、J�睰觸發器容易命題但實際遠不如D觸發器實用、競爭冒險作為理論概念難以在習題中體現、狀態機是綜閤類應用內容且入選習題的工作狀態數不宜過多等，與此對應的實際情況是基於FPGA開展實際邏輯係統設計，幾十萬門的邏輯係統需求很平常，狀態機已經成為大多數邏輯係統設計的基本單元，産品設計不斷追求高性能使得毛刺問題在每一個設計中均需要認真處理等。因此，很多理論分析工作在當前設計中不再適用，大量設計能力需要通過不斷實踐經驗積纍。

　　(3)邏輯設計門檻的降低和邏輯係統復雜度的提升對模塊化設計提齣更高要求

　　FPGA設計培訓並不睏難，越來越多的工程師通過自學就掌握瞭FPGA設計的基本能力，但隨著FPGA芯片規模的快速提升和芯片價格的持續下降，大量復雜邏輯係統均已在單芯片內實現，且産品設計的時間周期越來越短，大量的邏輯係統設計都需要工程師團隊分工閤作完成，同時大量基本邏輯單元和功能模塊會重復利用，因此，模塊化編程思想和設計團隊的標準邏輯模塊設計積纍都十分重要。把産品設計比作搭積木，誰的邏輯模塊積木多以及誰的專有邏輯模塊積木多會左右一個産品的市場成敗。

　　基於上述理念，本書希望建設成能滿足目前從邏輯設計入門到具備基本邏輯設計工程師能力的學習道路上的教材或參考書。在組織規劃過程中貫穿瞭以下幾點思路：

　　(1)以目前主流且實用的FPGA和VerilogHDL為基礎更新邏輯設計理論基礎教學主綫；

　　(2)將Vivado集成設計開發環境在第1章中就呈現給讀者，讓讀者從一開始就能利用該開發工具學習具體邏輯設計；

　　(3)淡化以往卡諾圖、真值錶這類效率低且目前實用性不強的設計方法，強化基於硬件錶述語言的硬件編程設計思想，區分軟件編程常規的指令語句單步運行思維模式；

　　(4)突齣模塊化編程思想並詳細介紹IP設計封裝和調用辦法；

　　(5)常用邏輯模塊及邏輯係統案例選取由淺入深，設計過程和例程盡量詳細，替代一般實驗指導書。

　　綜上，本書具體分成三大部分：第一部分邏輯設計基礎（共六章）；第二部分常用邏輯設計模塊（共五章）；第三部分邏輯係統設計案例（共六章）。將常用邏輯模塊突顯齣來，主要是希望更多反映模塊化編程思想和邏輯係統設計團隊分工閤作的趨勢。

　　本書的編輯整理工作得到東南大學教務處的立項支持，並在Xilinx大學計劃的支持下進行，相關章節內容邀請瞭Xilinx大學計劃的應用工程師團哲恒、實習生崔宏宇，以及東南大學電子科學與工程學院電路與係統方嚮的研究生參與整理，在此一並感謝。

　　本書編輯整理均在編者的日常教學和大學計劃工作之餘進行，並分 搭建你的數字積木——數字電路與邏輯設計（Verilog HDL&Vivado版）（高等學校電子信 下載 mobi epub pdf txt 電子書

評分☆☆☆☆☆

是正品，包裝很好，快遞也快。

評分☆☆☆☆☆

大緻看瞭一下，還不錯吧

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不錯的書，需要慢慢學習。

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很有用的一本工具書，喜歡～已學習～～

評分☆☆☆☆☆

一如既往的選擇京東，

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努力

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書還是不錯的

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