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集成电路静态时序分析与建模
定价： ￥79.00 作者：- I S B N ：978-7-111-53777-9
- 条码书号：9787111537779
- 上架日期：2016-7-7
- 出版日期：2016-7-1
- 版 次：1-1
- 出 版 社：
- 丛 书 名：
- 页 数：312
目 录
前 言
第1章 引论 1
1.1 集成电路发展史简介 1
1.2 国内集成电路的发展现状 2
1.3 国际集成电路的发展态势 4
1.4 静态时序分析技术 4
1.4.1 静态时序分析简介 4
1.4.2 静态时序分析背景 4
1.4.3 静态时序分析的优缺点 5
1.5 主流静态时序分析与建模工具介绍 6
第2章 静态时序分析的基础知识 9
2.1 逻辑门单元 9
2.2 门单元的时序计算参数 10
2.3 时序单元相关约束 12
2.4 时序路径 14
2.5 时钟特性 17
2.6 时序弧 19
2.7 PVT环境 24
2.8 时序计算单位 28
第3章 单元库时序模型 29
3.1 基本时序模型简介 29
3.2 Synopsys工艺库模型 33
3.3 延时计算模型 38
3.4 互连线计算模型 45
3.4.1 互连线计算模型 45
3.4.2 线负载时序模型 47
3.5 引脚电容值的计算 49
3.6 功耗模型的计算 50
3.7 时序信息建模基本方法 51
第4章 时序信息库文件 54
4.1 非线性延时模型 54
4.1.1 库组 54
4.1.2 因子 57
4.1.3 输入电压组 59
4.1.4 输出电压组 59
4.1.5 功耗查找表模板组 59
4.1.6 操作条件组 60
4.1.7 线负载组 60
4.1.8 延时查找表模板组 61
4.1.9 单元组 62
4.1.10 引脚组 64
4.1.11 触发器组 67
4.1.12 逻辑状态表组 68
4.1.13 电源引脚组 69
4.1.14 延时组 69
4.1.15 单元上拉延时组 70
4.1.16 单元下拉延时组 71
4.1.17 上拉转换组 71
4.1.18 下拉转换组 72
4.1.19 上拉约束组 72
4.1.20 下拉约束组 73
4.1.21 内部功耗组 73
4.1.22 哑阈漏流功耗组 74
4.2 复合电流源延时模型 75
4.2.1 输出电流查找表模板组 75
4.2.2 输出上拉电流组 75
4.2.3 输出下拉电流组 76
4.2.4 向量组 76
4.2.5 接收电容组 77
第5章 静态时序分析的基本方法 79
5.1 时序图 79
5.2 时序分析策略 80
5.3 时序路径延时计算方法 81
5.4 时序路径的分析方法 83
5.5 时序路径分析模式 88
5.5.1 单一分析模式 90
5.5.2 好-坏分析模式 91
5.5.3 芯片变化相关分析模式 94
5.6 时序减免 96
5.7 其他芯片变化相关分析模式 98
5.8 时钟路径悲观移除 103
5.9 时序优化 105
第6章 时序约束 107
6.1 时钟约束 107
6.1.1 创建时钟 107
6.1.2 生成时钟 111
6.1.3 虚拟时钟 114
6.1.4 小时钟脉宽 116
6.2 I/O延时约束 117
6.3 I/O环境建模约束 119
6.4 时序例外 121
6.5 恒定状态约束 125
6.6 屏蔽时序弧 126
6.7 时序设计规则约束 127
第7章 串扰噪声 129
7.1 噪声的定义 129
7.2 噪声的来源 130
7.3 噪声恶化的原因 133
7.4 噪声的体现形式 134
7.5 噪声相互作用形式 135
7.6 NLDM噪声模型的计算 136
7.7 噪声延时计算方法 141
7.8 时间窗口 143
7.9 优化噪声的物理方法 145
7.10 CCS噪声模型 148
第8章 单元时序建模实战 153
8.1 时序信息提取实现 153
8.1.1 时序信息特征化实现流程 153
8.1.2 时序信息特征化数据准备 154
8.1.3 标准单元时序信息提取 158
8.2 SiliconSmart工具的使用流程简介 162
8.3 时序信息提取内容 163
第9章 静态时序分析实战（ETS篇） 170
9.1 静态时序分析的基本流程 170
9.2 建立静态时序分析的工作环境 171
9.3 静态时序分析实现 174
9.3.1 建立时间分析 174
9.3.2 保持时间分析 192
9.3.3 时序设计规则分析 201
9.3.4 时序违反修复 204
第10章 Tcl脚本编程 207
10.1 Tcl语法 207
10.1.1 命令格式 207
10.1.2 替换 209
10.1.3 双引号和花括号 211
10.1.4 注释 211
10.2 数据结构 212
10.2.1 简单变量 212
10.2.2 数组 212
10.3 表达式 212
10.3.1 操作数 213
10.3.2 运算符和优先级 213
10.3.3 数学函数 214
10.3.4 列表集合 215
10.4 控制流 219
10.4.1 if命令 219
10.4.2 循环命令 220
10.5 eval命令 223
10.6 source命令 223
10.7 过程 223
10.7.1 过程定义和返回值 224
10.7.2 局部变量和全局变量 224
10.7.3 默认参数和可变个数参数 225
10.8 引用 226
10.9 字符串操作 228
10.10 文件访问 234
10.10.1 文件名 234
10.10.2 基本文件输入/输出命令 234
第11章 Tcl脚本编程应用实例（PT篇） 237
11.1 get_failing_paths_high_slew 237
11.2 get_interclock_skew 241
11.3 report_unclocked 244
11.4 get_buffers 248
11.5 get_ports_edge_sense 255
11.6 report_clock_endpoint_skew 260
11.7 report_violations 264
11.8 eco_fix_violations 271
附录 290
参考文献313
CMOS集成电路后端设计与实战
定价： ￥69.00 作者：- I S B N ：978-7-111-51440-4
- 条码书号：9787111514404
- 上架日期：2015-9-25
- 出版日期：2015-9-1
- 版 次：1-1
- 出 版 社：
- 丛 书 名：
目 录
前言
第1章 引论 1
1.1 集成电路发展史简介 1
1.2 国内集成电路发展现状 2
1.3 国际集成电路发展趋势 4
第2章 集成电路后端设计方法 5
2.1 集成电路后端设计 5
2.2 后端全定制设计方法 5
2.2.1 后端全定制设计流程介绍 6
2.2.2 主流后端全定制设计工具介绍 6
2.2.3 后端全定制设计小结 13
2.3 后端半定制设计方法 13
2.3.1 后端半定制设计流程介绍 13
2.3.2 主流后端半定制设计工具介绍 14
2.3.3 后端半定制设计小结 21
第一部分 后端全定制设计及实战
第3章 后端全定制设计之标准单元设计技术 24
3.1 设计标准单元库的重要性 24
3.2 标准单元设计技术 25
3.2.1 标准单元的基本介绍 25
3.2.2 标准单元的基本类型 27
3.2.3 标准单元库提供的数据 29
3.2.4 标准单元设计参数 29
3.3 标准单元设计流程 39
3.3.1 方案设计 40
3.3.2 标准单元电路及版图设计 43
3.3.3 标准单元库版图和时序信息的提取 45
3.3.4 库模型与库文档生成 47
3.3.5 设计工具流程验证 48
3.3.6 测试电路设计及工艺流片验证 49
3.4 标准单元设计需要的数据 49
3.5 标准单元设计EDA工具 50
第4章 后端全定制设计之标准单元电路设计技术 51
4.1 CMOS工艺数字电路实现结构 51
4.1.1 静态电路实现结构 51
4.1.2 伪NMOS电路实现结构 52
4.1.3 传输管与传输门电路 53
4.1.4 动态电路实现结构 54
4.1.5 高扇入逻辑电路的实现结构 55
4.2 CMOS数字电路优化 60
4.3 标准单元库中几种时序单元介绍 61
4.3.1 C2MOS触发器 62
4.3.2 真单相触发器 62
4.3.3 脉冲触发器 63
4.3.4 数据流触发器 64
第5章 后端全定制设计之标准单元电路设计实战 65
5.1 电路设计流程 65
5.2 时序单元HLFF的电路设计 65
5.2.1 建立库及电路设计环境 65
5.2.2 Vituoso Schematic Composer使用基础 68
5.2.3 时序单元HLFF电路实现 69
5.2.4 时序单元HLFF电路元件的产生 70
5.2.5 时序单元HLFF电路网表输出 71
5.3 时序单元HLFF的电路仿真 72
5.3.1 设置带激励输入的仿真电路图 73
5.3.2 使用Virtuoso Spectre Circuit Simulator进行电路仿真 74
第6章 后端全定制设计之标准单元版图设计技术 80
6.1 基本CMOS工艺流程 80
6.2 基本版图层 82
6.2.1 NMOS/PMOS晶体管的版图实现 83
6.2.2 串联晶体管的版图实现 83
6.2.3 并联晶体管的版图实现 84
6.2.4 CMOS反相器的版图实现 85
6.2.5 缓冲器的版图实现 85
6.2.6 CMOS二输入与非门和或非版图实现 86
6.3 版图设计规则 87
6.4 版图设计中晶体管布局方法 93
6.4.1 基本欧拉路径法 94
6.4.2 欧拉路径法在动态电路中的应用 95
6.4.3 晶体管尺寸对版图的影响 97
6.5 标准单元版图设计的基本指导 97
6.5.1 优化设计标准单元 98
6.5.2 标准单元PIN脚的设计 100
第7章 后端全定制设计之标准单元版图设计实战 104
7.1 版图设计流程 104
7.2 时序单元HLFF版图实现 105
7.2.1 建立项目库及版图设计环境 105
7.2.2 Vituoso Layout Editor使用基础 106
7.2.3 时序单元HLFF版图实现 111
7.2.4 时序单元HLFF版图GDS输出 115
7.3 版图设计规则检查 116
7.3.1 执行版图设计规则检查 116
7.3.2 基于版图设计规则结果的调试 119
7.4 版图与电路等价性检查 120
7.4.1 执行版图与电路等价性检查 120
7.4.2 基于版图与电路等价性检查结果的调试 124
7.5 版图寄生参数提取 126
第8章 后端全定制设计之标准单元特征化技术 129
8.1 标准单元时序模型介绍 129
8.1.1 基本的时序模型归纳 129
8.1.2 时序信息建模方法 130
8.1.3 时序信息文件基本内容 131
8.2 标准单元物理格式LEF介绍 136
8.2.1 LEF文件中重要参数详细说明 136
8.2.2 LEF文件全局设置 139
8.2.3 LEF文件中工艺库物理信息设置 139
8.2.4 LEF文件中单元库物理信息设置 142
8.2.5 LEF对应的图形视图 144
第9章 后端全定制设计之标准单元特征化实战 145
9.1 时序信息提取实现 145
9.1.1 时序信息特征化的实现流程 145
9.1.2 时序信息特征化的数据准备 146
9.1.3 标准单元HLFF的时序信息特征化 149
9.1.4 SiliconSmart工具流程介绍 155
9.2 物理信息抽象化实现 155
9.2.1 物理信息抽象化实现流程 156
9.2.2 建立物理信息抽象化工作环境 156
9.2.3 标准单元HLFF的物理信息抽象化 161
9.2.4 版图抽象化后LEF数据输出 174
第二部分 后端半定制设计及实战
第10章 后端半定制设计之物理实现技术 178
10.1 半定制物理实现工程师应该具备的能力 178
10.2 半定制物理实现流程 179
10.3 半定制物理实现使用的EDA工具 181
10.4 半定制物理实现需要的数据 182
10.5 布局规划 182
10.6 电源规划 188
10.6.1 电压降与电迁移 188
10.6.2 电源规划前的功耗预估方法 193
10.6.3 电源条带的基本设置方法 194
10.6.4 电源环的基本设置方法 197
10.6.5 电源网络分析的基本方法 197
10.7 时钟树的实现 199
10.7.1 常见时钟网络的实现方法 199
10.7.2 时钟树的综合策略 201
10.7.3 时钟树的基本性能参数 202
10.7.4 时钟树的综合流程 205
10.7.5 门控时钟 209
10.7.6 时钟树优化基本指导 210
10.8 布线 214
10.8.1 天线效应 214
10.8.2 串扰噪声 220
10.8.3 数模混合信号线走线的基本方法 224
10.9 ECO 226
第11章 后端半定制设计之Open-SparcT1-FPU布局布线实战 229
11.1 布局布线的基本流程 229
11.2 布局布线工作界面介绍 230
11.3 建立布局布线工作环境 231
11.4 布局布线实现 236
11.4.1 芯片布局 236
11.4.2 电源网络实现 238
11.4.3 自动放置标准单元 244
11.4.4 时钟树综合 247
11.4.5 布线 252
11.4.6 芯片版图完整性实现 256
11.4.7 布局布线数据输出 259
第12章 后端半定制设计之Open-SparcT1-FPU电压降分析实战 262
12.1 电压降分析的基本流程 262
12.2 建立电压降分析的工作环境 262
12.3 电压降分析实现 266
12.3.1 设置电源网格库 266
12.3.2 功耗计算 269
12.3.3 电压降分析 271
第三部分 静态时序分析及实战
第13章 静态时序分析技术 278
13.1 静态时序分析介绍 278
13.1.1 静态时序分析背景 278
13.1.2 静态时序分析优缺点 279
13.2 静态时序分析基本知识 280
13.2.1 CMOS逻辑门单元时序参数 280
13.2.2 时序模型 281
13.2.3 互连线模型 282
13.2.4 时序单元相关约束 283
13.2.5 时序路径 284
13.2.6 时钟特性 287
13.2.7 时序弧 289
13.2.8 PVT环境 292
13.3 串扰噪声 293
13.3.1 串扰噪声恶化原因 293
13.3.2 串扰噪声的体现形式 294
13.3.3 串扰噪声相互作用形式 295
13.3.4 时间窗口 296
13.4 时序约束 298
13.4.1 时钟约束 298
13.4.2 I/O延时约束 308
13.4.3 I/O环境建模约束 309
13.4.4 时序例外 311
13.4.5 恒定状态约束 315
13.4.6 屏蔽时序弧 316
13.4.7 时序设计规则约束 317
13.5 静态时序分析基本方法 318
13.5.1 时序图 318
13.5.2 时序分析策略 320
13.5.3 时序路径延时的计算方法 321
13.5.4 时序路径的分析方法 323
13.5.5 时序路径分析模式 327
第14章 静态时序分析实战 339
14.1 静态时序分析基本流程 339
14.2 建立静态时序分析工作环境 339
14.3 静态时序分析实现 343
14.3.1 建立时间分析 344
14.3.2 保持时间分析 360
14.3.3 时序设计规则分析 369
14.3.4 时序违反修复 371
参考文献 374
用户评价
我一直对集成电路设计领域充满好奇，尤其是那些能够让微小的芯片完成复杂功能的背后原理。当我在书店翻阅到这套书时，瞬间就被它沉甸甸的份量和厚实的封面吸引住了。我尤其关注的是静态时序分析（STA）和CMOS后端设计这两个部分。 首先，关于静态时序分析，我一直觉得这是数字集成电路设计中一个至关重要的环节，它直接关系到芯片的性能和可靠性。一本好的STA书籍，不仅仅是罗列公式和理论，更应该能够清晰地解释STA的原理，比如时序路径的定义、时序约束的设置、时序违例的检测和修复等。我期待书中能够通过大量的实例，一步步地引导读者理解如何建立精确的时序模型，如何运用STA工具进行分析，以及如何根据分析结果优化设计。尤其是在复杂的SoC设计中，时序的挑战会成倍增加，如何有效地管理和控制时序，是每个IC工程师都必须掌握的技能。这本书如果能在这方面提供深入的见解，比如讲解时钟域交叉（CDC）的时序问题，以及如何处理低功耗设计中的时序约束，那将是非常有价值的。
评分紧接着，我还会仔细阅读有关CMOS集成电路后端设计的章节。后端设计是整个IC设计流程中，将逻辑电路转化为物理版图的关键阶段，它决定了芯片的面积、功耗和性能的最终实现。我非常希望能在这部分内容中找到关于布局（Placement）、布线（Routing）和时钟树综合（CTS）的详细讲解。好的布局和布线，不仅能保证信号的完整性和速度，还能有效地减小芯片面积，降低功耗。而时钟树综合，更是决定了时钟信号在芯片内部的传播延迟和偏差，对整个芯片的时序性能有着决定性的影响。如果书中能够提供实际的工具使用指导，比如Cadence Virtuoso、Synopsys IC Compiler等，并结合具体的项目案例，那将极大地提升读者的实践能力。我特别关心的是，书中是否会涉及一些高级的后端设计技巧，比如如何处理信号完整性问题，如何进行功耗感知布局布线，以及如何优化设计以满足特定的制造工艺要求。
评分对于我这样一名渴望深入了解集成电路设计细节的读者来说，一本关于静态时序分析和CMOS后端设计的书，能够解答我心中许多困惑。静态时序分析（STA）部分，我希望看到关于如何构建精确的时序模型，如何理解和设定各种时序约束，以及如何有效地进行时序收敛的详细讲解。 我一直觉得，STA不仅仅是工具的使用，更是对芯片时序行为的深刻理解。如果书中能深入剖析时序路径的分析方法，比如如何计算关键路径延迟，如何考虑各种工艺角和工作电压的影响，以及如何利用STA工具进行深入的时序仿真和时序优化，那将极大地提升我的理论和实践能力。我尤其期待书中能够涵盖一些高级的时序分析主题，比如时钟域交叉（CDC）的处理，低功耗设计中的时序约束，以及如何进行统计时序分析（SSTA）。
评分在CMOS集成电路后端设计方面，我期待书中能够深入讲解从逻辑网表到物理版图的转化过程。这包括布局（Placement）、布线（Routing）、时钟树综合（CTS）以及物理验证（DRC/LVS）。我希望书中能提供关于不同布局策略的比较，如何优化布线以减小信号延迟和串扰，以及如何设计低功耗、高性能的时钟树。尤其希望书中能够包含一些实际的工具操作指导，并结合具体的项目案例，来帮助读者掌握后端设计的核心技能。
评分在CMOS集成电路后端设计方面，我的关注点则更为具体。我希望书中能够详细阐述从网表（Netlist）到GDSII文件的整个过程，包括物理验证（DRC/LVS）、布局（Placement）、布线（Routing）和时钟树综合（CTS）。我尤其感兴趣的是，如何根据不同的设计需求，选择合适的布局策略，如何优化布线以减小线延迟和串扰，以及如何设计高效的时钟树来确保时钟信号的低偏斜和低偏移。我希望书中能够提供实际的工具使用指导，并结合一些经典的案例分析，来展示如何运用这些工具完成复杂的后端设计任务。
评分我对芯片设计一直抱有浓厚的兴趣，尤其是那些能够直接影响芯片性能和稳定性的关键技术。静态时序分析（STA）和CMOS后端设计，恰恰是我认为最能体现这些技术精髓的领域。 关于STA，我渴望深入理解时序约束的设置原则，以及不同约束如何影响时序分析的结果。在实际项目中，我经常遇到时序违例的挑战，因此，我期待书中能提供系统性的时序违例分析和解决策略，例如如何通过调整逻辑结构、优化布局布线或者修改时钟策略来解决时序问题。我特别希望书中能够深入讲解时序建模的各个方面，包括单元延迟模型、互连线延迟模型，以及如何考虑工艺、电压和温度（PVT）变化对时序的影响。
评分我一直对硬件底层的工作原理非常着迷，特别是那些让芯片内部数百万甚至数十亿晶体管协同工作的细节。这套书的标题立刻吸引了我，特别是“集成电路静态时序分析与建模”和“CMOS集成电路后端设计与实战”这两个部分。在我看来，STA是衡量芯片性能的标尺，而后端设计则是将设计师的意图转化为实际物理实体的桥梁。 关于静态时序分析，我期望书中能不仅仅停留在理论层面，而是能够深入讲解其背后的数学模型和算法。例如，如何精确地建模信号延迟，如何处理时钟抖动（Jitter）和占空比失真（Duty Cycle Distortion）的影响，以及如何对时序路径进行分类和优化。我尤其关注的是，书中是否会提供如何设置各种时序约束的实用技巧，以及如何利用STA工具（如Synopsys PrimeTime）来发现并解决时序违例。在实际项目开发中，时序收敛往往是最大的挑战之一，一本好的参考书应该能够提供清晰的思路和有效的解决方案。
评分作为一名对集成电路设计充满热情的学习者，我一直在寻找能够提供深入洞察和实用指导的资源。这套书的标题，尤其是“集成电路静态时序分析与建模”和“CMOS集成电路后端设计与实战”，立刻吸引了我的注意。 我希望在静态时序分析的部分，能够看到关于时序分析理论的详尽阐述，例如时序路径的定义、时序约束的设置方法、时序违例的类型和产生原因，以及如何利用STA工具（如Synopsys PrimeTime）进行分析和优化。我特别关注如何对复杂设计中的时序进行建模，包括如何准确地提取和计算各种延迟，以及如何处理时钟域交叉（CDC）等复杂场景。
评分在CMOS后端设计方面，我的关注点在于如何高效地将逻辑网表转化为物理版图。我希望书中能够详细介绍布局、布线和时钟树综合（CTS）的流程和关键技术。 我期待书中能够解释不同的布局算法，如何进行功耗优化布局，以及如何处理宏单元和IP核的集成。对于布线，我希望书中能够深入讲解布线算法，如何处理拥塞问题，以及如何进行信号完整性分析和优化。关于CTS，我希望书中能够阐述时钟树的结构和设计原则，以及如何确保时钟信号的低偏斜和低抖动。如果书中能提供一些实际的工具使用技巧，并结合案例分析，那将极大地帮助我提升实战能力。
评分在CMOS集成电路后端设计方面，我的兴趣则在于如何将逻辑设计转化为可制造的物理版图。我希望书中能够提供详细的关于布局、布线和时钟树综合的教程。 我期待书中能够解释不同布局策略的优缺点，如何进行功耗感知布局，以及如何优化布线以减小信号延迟和串扰。对于时钟树综合，我希望书中能够阐述其重要性，以及如何设计出满足时序要求的时钟树，例如如何处理时钟偏斜和抖动。如果书中能包含一些实际的工具操作指南，例如如何使用Cadence Innovus或Synopsys IC Compiler进行自动化布局布线，并结合一些实际项目案例，那将是非常有价值的。
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