基本信息

书名：Verilog HDL数字系统设计及仿真(第2版)

定价：69.00元

作者：于斌

出版社：电子工业出版社

出版日期：2018-01-01

ISBN：9787121330100

字数：

页码：

版次：1

装帧：平装-胶订

开本：16开

商品重量：0.4kg

编辑推荐

（1）版出版以来，获得读者的广泛欢迎，根据读者的宝贵意见和建议，以及他们的具体应用的情况，进行改版。 （2）根据用户建议、结合相关企业应用的需求和高校教学需求修订了版内容。相对版本，本书删减了一些使用频率较低的语法，减轻了读者掌握语法的难度，同时增加了一些实例，使读者有更多可以学习和揣摩的范例，能更好地理解代码的设计。

内容提要

Verilog HDL是一种使用广泛的硬件描述语言，目前在无论是集成电路还是嵌入式设计的相关专业都会使用到这种硬件描述语言。市面上介绍Verilog HDL的教材非常广泛，各有不同的偏重。 在版广泛应用的基础上，吸收了众多读者的宝贵建议，大幅完善了第2版内容。本书着重从设计角度入手，每章都力求让读者掌握一种设计方法，能够利用本章知识进行完整的设计，从模块的角度逐步完成对Verilog HDL语法的学习，从而在整体上掌握Verilog HDL语法。为了达到这个目的，每章中都会给出使用本章知识完成的实例，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序向读者介绍Verilog HDL的语法和使用方式。书中出现的所有代码均经过仿真，力求准确，另外配套有书中所有实例源文件和实例操作的视频讲解。

目录

目 录
章 Verilog HDL入门简介1
1.1 集成电路设计流程简介1
1.2 数字电路设计范例3
1.3 Verilog HDL建模范例5
1.4 两种硬件描述语言9
第2章 Verilog HDL门级建模10
2.1 门级建模范例10
2.2 门级建模基本语法12
2.2.1 模块定义12
2.2.2 端口声明13
2.2.3 门级调用14
2.2.4 模块实例化17
2.2.5 内部连线声明20
2.3 MOS开关与UDP21
2.4 层次化设计22
2.5 应用实例22
实例2-1—4位全加器的门级建模22
实例2-2—2-4译码器的门级建模25
实例2-3—主从D触发器的门级建模27
实例2-4—1位比较器的门级建模28
2.6 习题30
第3章 Verilog HDL数据流级建模31
3.1 数据流级建模范例31
3.2 数据流级建模基本语法32
3.3 操作数33
3.3.1 数字33
3.3.2 参数35
3.3.3 线网37
3.3.4 寄存器38
3.4 操作符39
3.4.1 算术操作符39
3.4.2 按位操作符39
3.4.3 逻辑操作符40
3.4.4 关系操作符41
3.4.5 等式操作符41
3.4.6 移位操作符42
3.4.7 拼接操作符42
3.4.8 缩减操作符43
3.4.9 条件操作符43
3.4.10 操作符优先级44
3.5 应用实例45
实例3-1—4位全加器的数据流级建模45
实例3-2—2-4译码器的数据流级建模47
实例3-3—主从D触发器的数据流级建模49
实例3-4—4位比较器的数据流级建模50
3.6 习题51
第4章 Verilog HDL行为级建模53
4.1 行为级建模范例53
4.2 initial结构和always结构56
4.2.1 initial结构56
4.2.2 always结构58
4.3 顺序块和并行块61
4.3.1 顺序块61
4.3.2 并行块62
4.3.3 块的嵌套63
4.4 if语句64
4.5 case语句67
4.6 循环语句69
4.6.1 while循环69
4.6.2 for循环70
4.6.3 repeat循环71
4.6.4 forever循环71
4.7 过程性赋值语句72
4.7.1 阻塞性赋值语句72
4.7.2 非阻塞性赋值语句72
4.8 应用实例74
实例4-1—4位全加器的行为级建模74
实例4-2—简易ALU电路的行为级建模75
实例4-3—下降沿触发D触发器的行为级建模77
实例4-4—十进制计数器的行为级建模78
4.9 习题80
第5章 任务、函数与编译指令81
5.1 任务81
5.1.1 任务的声明和调用82
5.1.2 自动任务84
5.2 函数86
5.2.1 函数的声明和调用87
5.2.2 任务与函数的比较89
5.3 系统任务和系统函数89
5.3.1 显示任务90
5.3.2 监视任务93
5.3.3 仿真控制任务94
5.3.4 函数95
5.3.5 文件控制任务96
5.3.6 值变转储任务100
5.4 编译指令102
5.4.1 `define102
5.4.2 `include104
5.4.3 `timescale105
5.5 完整的module参考模型108
5.6 应用实例109
实例5-1—信号同步任务109
实例5-2—阶乘任务110
实例5-3—可控移位函数111
实例5-4—偶校验任务112
实例5-5—算术逻辑函数114
5.7 习题115
第6章 Verilog HDL测试模块117
6.1 测试模块范例117
6.2 时钟信号119
6.3 复位信号120
6.4 测试向量122
6.5 响应监控123
6.6 仿真中对信号的控制127
6.7 代码覆盖129
6.8 应用实例130
实例6-1—组合逻辑的测试模块130
实例6-2—时序逻辑的测试模块132
实例6-3—除法器的测试模块135
6.9 习题138
第7章 可综合模型设计139
7.1 逻辑综合过程139
7.2 延迟142
7.3 再谈阻塞赋值与非阻塞赋值148
7.4 可综合语法155
7.5 代码风格157
7.5.1 多重驱动问题157
7.5.2 敏感列表不完整158
7.5.3 分支情况不全158
7.5.4 组合和时序混合设计159
7.5.5 逻辑简化160
7.5.6 流水线思想160
7.6 应用实例164
实例7-1—SR锁存器延迟模型164
实例7-2—超前进位加法器165
实例7-3—移位除法器模型169
7.7 习题174
第8章 有限状态机设计175
8.1 有限状态机简介175
8.2 两种红绿灯电路的状态机模型176
8.2.1 moore型红绿灯176
8.2.2 mealy型红绿灯181
8.3 深入理解状态机183
8.3.1 一段式状态机184
8.3.2 两段式状态机188
8.3.3 三段式状态机190
8.3.4 状态编码的选择198
8.4 应用实例199
实例8-1—独热码状态机199
实例8-2—格雷码状态机203
实例8-3—序列检测模块207
8.5 习题211
第9章 常见功能电路的HDL模型212
9.1 锁存器与触发器212
9.2 编码器与译码器220
9.3 寄存器223
9.4 计数器228
9.5 分频器232
9.6 乘法器238
9.7 存储单元246
9.8 习题250
0章 完整的设计实例251
10.1 异步FIFO251
10.1.1 异步FIFO的介绍与整体结构251
10.1.2 亚稳态的处理253
10.1.3 空满状态的判断254
10.1.4 子模块设计257
10.1.5 整体仿真结果265
10.2 三角函数计算器268
10.2.1 设计要求的提出268
10.2.2 数据格式268
10.2.3 算法的选择与原理结构269
10.2.4 确定总体模块272
10.2.5 内部结构的划分272
10.2.6 分频器模块274
10.2.7 控制模块274
10.2.8 迭代设计模块279
10.2.9 功能仿真与时序仿真293
10.3 简易CPU模型296
10.3.1 教学模型的要求296
10.3.2 指令格式的确定297
10.3.3 整体结构划分298
10.3.4 控制模块设计299
10.3.5 其余子模块设计304
10.3.6 功能仿真与时序仿真308
1章 实验312
实验一 简单组合逻辑电路设计（学生版）312
实验一 辅导版314
实验二 行为级模型设计（学生版）319
实验二 辅导版321
实验三 利用FPGA验证设计功能（学生版）326
实验三 辅导版327
实验四 任务与函数的设计（学生版）332
实验四 辅导版334
实验五 流水线的使用（学生版）337
实验五 辅导版339
实验六 信号发生器设计（学生版）342
实验六 辅导版344
实验七 有限状态机的设计（学生版）347
实验七 辅导版348
2章 课程设计356
选题一 出租车计费器356
选题二 智力抢答器362
选题三 点阵显示369
选题四 自动售货机373
选题五 篮球24秒计时379
选题六 乒乓球游戏电路384
选题七 CRC检测398
选题八 堆栈设计404
选题九 数字闹钟410
选题十 汉明码编译码器418
附录A 课程测试样卷424
附录B 习题及样卷答案429

作者介绍

作者团队主要负责人谢龙汉，华南理工大学机械与汽车工程学院，副院长，教授。2002年毕业于浙江大学过程装备与控制工程专业本科，在浙江大学华工过程机械研究所取得硕士学位，之后在广州本田汽车有限公司研发中心工作过两年，2010年获得香港中文大学机械与自动化工程系的博士学位。外学术期刊上发表30多篇学术论文，写作经验丰富，作品技术含量高，实用性强。

文摘

序言