具体描述
| 图书基本信息,请以下列介绍为准 |
| 书名 | FPGA设计 |
| 作者 | 张义和 |
| 定价 | 52.00元 |
| ISBN号 | 9787030376039 |
| 出版社 | 科学出版社 |
| 出版日期 | 2013-07-01 |
| 版次 | 1 |
| 其他参考信息（以实物为准） |
| 装帧：平装 | 开本：16开 | 重量：0.4 |
| 版次：1 | 字数： | 页码： |
| 内容提要 |
Altium Designer所提供的电路原理图绘图功能（简称电路绘图），一直都是群雄，它提供各种电路图结构的设计，包括单张式电路图、平坦式电路图、阶层式电路图，以及高效能的重复阶层式电路图，等等。
《FPGA设计》的主要目的是探讨FPGA设计，包括以VHDL为主的数字逻辑基础能力训练与应用技巧，并搭配NanoBoard 3000进行系统设计。
《FPGA设计》内容丰富、结构合理、图文并茂、语言清晰。适合各大中型院校电工、电子、自动化及相关专业师生参考阅读，同时适合作为电路设计工程师的参考用书。 |
《数字逻辑与硬件描述语言入门》 内容简介： 本书旨在为初学者提供一套系统、扎实的数字逻辑电路设计基础，并重点介绍业界广泛应用的硬件描述语言（HDL）Verilog。通过循序渐进的讲解和丰富的实践案例，帮助读者掌握从基本逻辑门到复杂数字系统的设计方法，并能熟练运用HDL进行逻辑电路的建模、仿真和综合。 第一章 数字逻辑基础 本章将带领读者走进数字逻辑的奇妙世界，从最基本的概念入手。我们将深入剖析逻辑门（AND, OR, NOT, XOR, NAND, NOR）的工作原理，理解它们在实现逻辑功能中的核心作用。随后，我们将学习如何组合这些基本门来构建更复杂的逻辑电路，例如组合逻辑电路，包括加法器、减法器、多路选择器、译码器和编码器等，并详细解析它们的真值表、逻辑表达式和电路实现。 为了使逻辑设计更加规范化和模块化，我们将介绍布尔代数的基本定律和定理，如交换律、结合律、分配律、德摩根定律等，并演示如何利用这些代数工具进行逻辑表达式的化简，从而优化电路设计，减少器件数量和功耗。 时序逻辑是数字系统设计的重要组成部分，本章也将对此进行详细阐述。我们将深入理解触发器（D触发器、JK触发器、T触发器、SR触发器）的工作原理，它们如何存储信息并实现状态的转移。在此基础上，我们将学习如何构建时序逻辑电路，例如寄存器、计数器（同步计数器、异步计数器）和移位寄存器，它们在数据存储、处理和传输等应用中扮演着关键角色。 最后，本章将引入有限状态机（FSM）的概念，包括摩尔型和米利型FSM，并通过图示和状态转移表的分析，展示如何设计和实现具有特定行为模式的数字系统。我们将通过一些简单的实例，例如交通灯控制器、序列检测器等，来巩固所学的数字逻辑设计知识。 第二章 Verilog HDL 语言基础 本章将为读者打开通往现代数字电路设计大门的一把钥匙——Verilog硬件描述语言。我们将从Verilog的基本语法和结构出发，介绍如何使用它来描述数字电路。 首先，我们将学习Verilog的基本结构单元，例如模块（module）、端口（port）的声明和使用，理解如何定义输入、输出和双向端口。随后，我们将深入探讨Verilog的赋值语句，包括阻塞赋值（=）和非阻塞赋值（<=），并详细解析它们在组合逻辑和时序逻辑中的行为差异，这是正确编写Verilog代码的关键。 本章将系统介绍Verilog的两种主要描述方式：行为级建模和结构级建模。行为级建模使用过程块（always块）来描述电路的行为，我们将学习如何使用`always @()`来描述组合逻辑，以及如何使用`always @(posedge clk)`或`always @(negedge clk)`来描述时序逻辑。我们将深入理解`if-else`语句、`case`语句和循环语句（`for`, `while`, `repeat`）在行为级建模中的应用。 结构级建模则侧重于描述电路的结构，即将已有的模块实例化并连接起来。我们将学习如何使用实例化（instantiation）来构建复杂的电路，例如通过实例化多个加法器模块来构建多位加法器。 此外，本章还将介绍Verilog中的数据类型，包括`reg`, `wire`, `integer`, `parameter`等，以及它们的使用场景。我们将学习如何使用向量（vector）来表示多位信号，以及如何进行向量操作。 通过本章的学习，读者将能够使用Verilog编写简单的逻辑门、组合逻辑和时序逻辑模块，为后续更复杂的项目设计奠定坚实的基础。 第三章 Verilog HDL 高级特性与建模方法 在掌握了Verilog的基本语法后，本章将进一步深入挖掘其高级特性，并介绍更有效的建模方法，以应对更复杂的数字系统设计挑战。 我们将重点介绍Verilog中的运算符，包括算术运算符（+，-，，/，%），逻辑运算符（&，|，~，^），关系运算符（>, <, >=, <=），相等运算符（==, !=, ===, !==），位选择运算符（[ ]），以及移位运算符（<<, >>）。熟练掌握这些运算符将大大提高代码的表达能力和简洁性。 本章还将详细介绍Verilog中的函数（function）和任务（task）。函数用于计算一个返回值，通常用于组合逻辑的描述；任务则可以执行一系列操作，可以有零个或多个返回值，常用于行为级建模和测试激励的生成。理解它们的区别和适用场景，能够帮助我们写出更具复用性和模块化的代码。 我们将深入探讨Verilog中的生成语句（generate statement），这是一种强大的结构化语句，允许根据参数化值来生成重复的电路结构，非常适用于设计高度参数化和可重用的模块，例如实现可配置宽度的加法器或乘法器。 此外，本章还将介绍Verilog中一些常用的系统函数，例如`$display`, `$monitor`, `$time`, `$finish`等，它们在仿真过程中用于输出信息、监控信号和控制仿真流程，是调试代码不可或缺的工具。 最后，本章将介绍三种主要的Verilog建模范式：行为级建模（Behavioral Modeling）、数据流建模（Dataflow Modeling）和结构级建模（Structural Modeling）。我们将通过对比分析，帮助读者理解它们各自的优缺点以及适用的设计场景，并强调如何根据实际需求选择最合适的建模方式。我们将通过一些经典的数字系统模块，如存储器（RAM, ROM）、状态机控制单元等，来演示这些高级特性和建模方法的实际应用。 第四章 数字系统设计流程与实践 本章将引领读者走出现实的数字系统设计流程，将理论知识转化为实际可行的项目。我们将详细介绍从需求分析到最终产品实现的各个阶段，并结合Verilog HDL进行实践。 首先，我们将深入理解数字系统设计的典型流程。这包括需求规格说明、功能设计、逻辑设计、HDL编码、仿真验证、综合、布局布线以及硬件实现（如FPGA或ASIC）。我们将强调在每个阶段的关键任务和注意事项。 仿真验证是数字设计中至关重要的一环，本章将详细介绍如何编写Verilog测试平台（Testbench），用于产生激励信号、监控被测模块（DUT - Design Under Test）的输出，并与预期结果进行比较，以验证设计的正确性。我们将学习如何设计有效的测试向量，覆盖各种边界条件和异常情况。 接着，我们将介绍逻辑综合的概念。逻辑综合是将HDL代码转换为门级网表的过程，这个过程由专门的EDA工具完成。我们将了解综合工具的工作原理，以及如何通过设置综合选项来优化设计，例如面积（Area）、速度（Speed）和功耗（Power）。 最后，本章将通过一个或多个完整的项目实例，将前面章节所学的知识融会贯通。这些实例可能包括一个简单的微处理器控制器、一个图像处理单元或者一个通信协议接口等。我们将从项目需求出发，逐步进行功能划分、模块设计、Verilog编码、测试平台搭建、仿真验证、综合，并最终展示如何在FPGA开发板上实现和运行设计，让读者亲身体验数字系统设计的完整过程，从而建立起将理论转化为实践的信心和能力。 通过本书的学习，读者将不仅能够理解数字逻辑的内在规律，更能熟练掌握使用Verilog HDL进行高效、可靠的数字系统设计。本书既适合作为高等院校计算机科学、电子工程等相关专业学生的教材，也适合作为从事数字电路设计、FPGA开发的工程师的参考书籍。
