內容簡介

全書共8章，包括Verilog HDL、門電路的設計、組閤邏輯電路的設計、觸發器的設計、時序邏輯電路的設計、存儲器的設計、常用EDA軟件。數字電路及係統設計都是基於Verilog HDL完成的，每個設計都經過瞭電子設計自動化（EDA）軟件的編譯和仿真，或經過EDA試驗開發係統平颱的驗證，確保無誤。

作者簡介

江國強，桂林電子科技大學信息科技學院，教授，主持編寫瞭《數字邏輯電路技術》、《EDA技術與應用》等多本教材

目錄

目 錄
第1章 Verilog HDL 9
1．1 Verilog HDL設計模塊的基本結構 9
1．1．1 模塊端口定義 9
1．1．2 模塊內容 10
1．2 Verilog HDL的詞法 12
1．2．1 空白符和注釋 12
1．2．2 常數 12
1．2．3 字符串 13
1．2．4 關鍵詞 13
1．2．5 標識符 14
1．2．6 操作符 14
1．2．7 Verilog HDL數據對象 17
1．3 Verilog HDL的語句 20
1．3．1 賦值語句 20
1．3．2 條件語句 21
1．3．3 循環語句 23
1．3．4 結構聲明語句 24
1．3．5 語句的順序執行與並行執行 26
1．4 Verilog HDL仿真 26
1．4．1 Verilog HDL仿真支持語句 27
1．4．2 Verilog HDL測試平颱軟件的設計 31
第2章 門電路的設計 35
2．1 用assign語句設計門電路 35
2．1．1 四-2輸入與非門7400的設計 36
2．1．2 六反相器7404的設計 37
2．2 用門級元件例化方式設計門電路 38
2．2．1用元件例化方式設計四-2輸入端與非門7400 38
2．2．2 用門級元件例化方式設計六反相器7404 39
2．3 三態輸齣電路的設計 39
2．3．1 三態輸齣門的設計 39
2．3．2 集成三態輸齣緩衝器的設計 41
第3章 組閤邏輯電路的設計 44
3．1 算術運算電路的設計 44
3．1．1 一般運算電路的設計 44
3．1．2 集成運算電路的設計 51
3．2 編碼器的設計 55
3．2．1 普通編碼器的設計 55
3．2．2 集成編碼器的設計 59
3．3 譯碼器的設計 63
3．3．1 4綫-10綫BCD譯碼器7442的設計 63
3．3．2 4綫-16譯碼器74154的設計 64
3．3．3 3綫-8綫譯碼器74138的設計 66
3．3．4 七段顯示譯碼器7448的設計 67
3．4 數據選擇器的設計 69
3．4．1 8選1數據選擇器74151的設計 69
3．4．2 雙4選1數據選擇器74153的設計 71
3．4．3 16選1數據選擇器161mux的設計 72
3．4．4 三態輸齣8選1數據選擇器74251的設計 73
3．5 數值比較器的設計 75
3．5．1 4位數值比較器7485的設計 75
3．5．2 8位數值比較器74684的設計 76
3．5．3 帶使能控製的8位數值比較器74686的設計 77
3．6 奇偶校驗器的設計 78
3．6．1 8位奇偶産生器/校驗器74180的設計 79
3．6．2 9位奇偶産生器74280 80
3．7 碼轉換器的設計 81
3．7．1 BCD編碼之間的碼轉換器的設計 81
3．7．2 數製之間的碼轉換器的設計 84
3．7．3 明碼與密碼轉換器的設計 88
第4章 觸發器的設計 91
4．1 RS觸發器的設計 91
4．1．1 基本RS觸發器的設計 91
4．1．2 鍾控RS觸發器的設計 93
4．2 D觸發器的設計 94
4．2．1 D鎖存器的設計 94
4．2．2 D觸發器的設計 94
4．2．3 集成D觸發器的設計 95
4．3 JK觸發器的設計 96
4．3．1具有置位端的JK觸發器7471的設計 96
4．3．2 具有異步復位的JK觸發器7472 98
4．3．3 具有異步置位和共用異步復位與時鍾的雙JK觸發器7478的設計 99
第5章 時序邏輯電路的設計 101
5．1 數碼寄存器的設計 101
5．1．1 8D鎖存器74273的設計 101
5．1．2 8D鎖存器（三態輸齣）CT74373的設計 102
5．2 移位寄存器的設計 103
5．2．1 4位移位寄存器74178的設計 104
5．2．2 雙嚮移位寄存器74194的設計 105
5．3 計數器的設計 106
4．3．1 十進製同步計數器（異步復位）74160的設計 106
5．3．2 4位二進製同步計數器（異步復位）74161的設計 108
5．3．3 4位二進製同步計數器（同步復位）74163的設計 110
5．3．4 4位二進製同步加/減計數器74191的設計 111
5．4 專用數字電路的設計 112
5．4．1 順序脈衝發生器的設計 112
5．4．2 序列信號發生器的設計 114
5．4．3 僞隨機信號發生器的設計 114
5．4．4 序列信號檢測器的設計 116
5．4．5 流水燈控製器的設計 117
5．4．6 搶答器的設計 118
5．4．7 串行數據檢測器的設計 120
第6章 存儲器的設計 124
6．1 RAM的設計 124
6．2 ROM的設計 125
第7章 數字電路係統的設計 128
7．1 數字電路係統的設計方法 128
7．1．1 數字電路係統設計的圖形編輯方式 128
7．1．2 用元件例化方式實現係統設計 130
7．2 8位串行加法器的設計 132
7．2．1 基本元件的設計 132
7．2．2 8位串行加法器的頂層設計 135
7．3 24小時計時器的設計 137
7．3．1 2韆萬分頻器的設計 137
7．3．2 60進製分頻器的設計 138
7．3．3 24進製分頻器的設計 139
7．3．4 24小時計時器的頂層設計 140
7．4 萬年曆的設計 140
7．4．1 控製器的設計 141
7．4．2 數據選擇器mux_4的設計 142
7．4．3 數據選擇器mux_16的設計 142
7．4．4年月日計時器的設計 143
7．4．5 萬年曆的頂層設計 145
7．5 倒計時器的設計 146
7．5．1 控製器contr100_s的設計 146
7．5．2 60進製減法計數器的設計 147
7．5．3 24進製減法計數器的設計 148
7．5．4 100進製減法計數器的設計 149
7．5．5 倒計時器的頂層設計 149
7．6 交通燈控製器的設計 150
7．6．1 100進製減法計數器的設計 151
7．6．2 控製器的設計 151
7．6．3 交通燈控製器的頂層設計 152
7．7 齣租車計費器的設計 154
7．7．1 計費器的設計 155
7．7．2 齣租車計費器的頂層設計 156
7．8 波形發生器的設計 156
7．8．1 計數器cnt256的設計 157
7．8．2 存儲器rom0的設計 158
7．8．3多路選擇器mux_1的設計 161
7．8．4 波形發生器的頂層設計 161
7．9 數字電壓錶的設計 162
7．9．1 分頻器clkgen的設計 163
7．9．2 控製器contr_2的設計 163
7．9．3 存儲器myrom_dyb的設計 165
7．9．4 數字電壓錶的頂層設計 168
7．10 8位十進製頻率計設計 169
7．10．1 測頻控製信號發生器testctl的設計 169
7．10．2 十進製加法計數器cnt10x8的設計 170
7．10．3 8位十進製鎖存器reg4x8的設計 172
7．10．4 頻率計的頂層設計 172
第8章 常用EDA軟件 174
8．1 Quartus II 13．0軟件 174
8．1．1 Quartus II軟件的主界麵 174
8．1．2 Quartus II的圖形編輯輸入法 175
8．1．3 Quartus II的文本編輯輸入法 190
8．1．4 嵌入式邏輯分析儀的使用方法 192
8．1．5 嵌入式鎖相環的設計方法 195
8．1．6 設計優化 199
8．1．7 Quartus II的RTL閱讀器 200
8．2 ModelSim 202
8．2．1 ModelSim的圖形用戶交互方式 202
8．2．2 ModelSim的交互命令方式 206
8．2．3 ModelSim的批處理工作方式 208
8．2．4 在Quartus II 13．0中使用ModelSim仿真 209
8．3 基於Matlab/DSP Builder的DSP模塊設計 214
8．3．1 設計原理 214
8．3．2 DSP Builder的層次設計 226
8．4 Nios II嵌入式係統開發軟件 227
8．4．1 Nios II的硬件開發 227
8．4．2 Qsys係統的編譯與下載 232
8．4．3 Nios II嵌入式係統的軟件調試 256
8．4．4 Nios II的常用組件與編程 261
8．4．5 基於Nios II的Qsys係統應用 272
主要參考文獻 284

前言/序言

在20世紀90年代，國際上電子和計算機技術先進的國傢，一直在積極探索新的電子電路設計方法和設計工具，並取得巨大成功。在電子設計技術領域，可編程邏輯器件PLD（Programmable Logic Device）的應用，已得到很好的普及，這些器件為數字係統的設計帶來極大的靈活性。該器件可以通過軟件編程而對其硬件結構和工作方式進行重構，使得硬件的設計可以如同軟件設計那樣方便快捷，極大地改變瞭傳統的數字係統設計方法、設計過程和設計觀念。隨著可編程邏輯器件集成規模不斷擴大、自身功能不斷完善，以及計算機輔助設計技術的提高，使現代電子係統設計領域的電子設計自動化EDA（Electronic Design Automation）技術應運而生。傳統的數字電路設計模式，如利用卡諾圖的邏輯化簡手段、布爾方程錶達式設計方法和相應的中小規模集成電路的堆砌技術正在迅速地退齣曆史舞颱。

本書是基於硬件描述語言HDL（Hardware Description Language）編寫的。目前，國際最流行的、並成為（美國）電機及電子工程師學會IEEE（Institute of Electrical and Electronics Engineers）標準的兩種硬件描述語言是VHDL和Verilog HDL，兩種HDL各具特色。但Verilog HDL是在C語言的基礎上演化而來的，隻要具有C語言的編程基礎，就很容易學會並掌握這種語言，而且國內外90%的電子公司都把Verilog HDL作為企業標準設計語言，因此本書以Verilog HDL作為數字電路與係統的設計工具。

本書共8章，首先介紹Verilog HDL，然後介紹基於Verilog HDL的常用數字電路和一些專用數字電路的設計。所謂常用數字電路是指用途比較廣泛並形成集成電路産品的電路，例如TTL係列和CMOS係列的集成電路産品。專用數字電路是指具有特定功能的電路，例如序列序號發生器、序列序號檢測器等，但它們沒有現成的集成電路産品。另外還介紹瞭一些通俗易懂的數字係統設計和一些常用的EDA軟件。

第1章Verilog HDL，介紹Verilog HDL的語法規則、語句和仿真方法，為基於Verilog HDL的數字電路及係統的設計打下基礎。

第2章門電路的設計，介紹普通門、三態輸齣門和三態驅動門的設計。

第3章組閤邏輯電路的設計，介紹算術運算電路、編碼器、譯碼器、數據選擇器、數據比較器、奇偶校驗器和碼轉換器等組閤邏輯電路的設計。

第4章觸發器的設計，介紹基本RS觸發器、鍾控RS觸發器、D觸發器和JK觸發器的設計。

第5章時序邏輯電路的設計，介紹數碼寄存器、移位寄存器和計數器等常用時序邏輯電路的設計，還介紹順序脈衝發生器、序列序號發生器，僞隨機信號發生器、序列序號檢測器、碼轉換器和串行數據檢測器等專用數字電路的設計。

第6章存儲器的設計，介紹隻讀存儲器ROM和隨機存儲器RAM的設計。

第7章數字係統設計，首先介紹數字係統的設計方法，然後介紹串行加法器、24小時計時器、萬年曆、倒計時器、交通燈控製器、齣租車計費器、波形發生器、數字電壓錶和數字頻率計等係統電路的設計。

第8章常用EDA軟件，介紹Quartus II 13.0、ModelSim、Matlab/DSP Builder和Nios II等常用的EDA軟件，供讀者在數字電路及係統設計時參考。

本書中的所有Verilog HDL程序都經過美國Altera公司的Quartus II軟件的編譯和仿真，或經過EDA試驗開發係統平颱驗證，確保無誤。為瞭使讀者看清楚仿真結果，大部分設計的仿真結果用Quartus II 9.0版本軟件中的自帶仿真工具（Waveform Editor）或Quartus II 13.0版本軟件中的大學計劃仿真工具（university program vwf）實現的。

本書由桂林電子科技大學江國強教授編著，如有不足之處，懇請讀者指正。

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