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内容简介

　　《集成电路设计技术》系统介绍了集成电路设计的基本方法，在体系结构上分为三部分。第壹部分为集成电路设计概述和集成电路设计方法，主要讲述集成电路的发展历史、发展方向，集成电路EDA的基本概念，集成电路正向和反向、自底向上和自顶向下的设计方法，以及全定制、半定制和可编程逻辑器件的设计方法。第二部分为SPICE模拟技术和SPICE器件模型，详细介绍SIPCE语句，以及二极管、双极晶体管、MOS场效应管的SIPCE模型。第三部分为硬件描述语言、逻辑综合及版图技术，结合实例讲述利用Verilog硬件描述语言对电路进行建模及仿真测试的方法，利用DesignCompiler进行逻辑综合的过程和方法，以及全定制版图和基于标准单元的版图设计方法。《集成电路设计技术》注重实践，用具体的实例介绍集成电路设计的基本方法，各章均附有适量的习题，以帮助读者学习和理解各章的内容。

目录

丛书序
前言

第1章 集成电路设计概述
1．1 集成电路的发展历史
1．2 微电子技术的主要发展方向
1．2．1 增大晶圆尺寸并缩小特征尺寸
1．2．2 集成电路走向系统芯片
1．2．3 微机电系统和生物芯片
1．3 电子设计自动化技术
习题

第2章 集成电路设计方法
2．1 集成电路的分层分级设计
2．2 集成电路设计步骤
2．2．1 正向设计和反向设计
2．2．2 自底向上设计和自顶向下设计
2．3 集成电路设计方法分述
2．3．1 全定制设计方法
2．3．2 半定制设计方法
习题

第3章 集成电路模拟与SPICE
3．1 电路模拟的概念和作用
3．2 SPICE简介
3．2．1 通用电路模拟程序的基本组成
3．2．2 电路模拟的流程
3．2．3 SPICE软件功能介绍
3．3 SPICE程序结构
3．3．1 SPICE简单程序举例
3．3．2 节点描述
3．3．3 标题语句、注释和结束语句
3．3．4 基本元件描述语句
3．3．5 电源描述语句
3．3．6 半导体器件描述语句
3．3．7 模型描述语句
3．3．8 子电路描述语句
3．3．9 库文件调用语句
3．3．10 文件包含语句
3．4 SPICE分析与控制语句
3．4．1 分析语句
3．4．2 控制语句
3．5 SPICE分析及仿真举例
习题

第4章 半导体器件模型
4．1 二极管模型
4．1．1 二极管直流模型
4．1 _2二极管瞬态模型
4．1．3 二极管噪声模型
4．1．4 二极管语句及模型参数
4．2 双极晶体管模型
4．2．1 双极晶体管EM1模型
4．2．2 双极晶体管EM2模型
4．2．3 双极晶体管EM3模型
4．2．4 双极晶体管GP模型
4．2．5 双极晶体管语句及模型参数
4．3 MOSFET模型
4．3．1 MOSFET模型等效电路
4．3．2 MOSFET模型分述
4．3．3 MOSFET语句与模型参数
习题

第5章 Verilog硬件描述语言
5．1 VerilogHDL模块的基本概念
5．2 VerilogHDL的要素
5．2．1 标识符
5．2．2 注释
5．2．3 VerilogHDL的4种逻辑值
5．2．4 编译指令
5．2．5 系统任务和函数
5．2．6 数据类型
5．2．7 位选择和部分选择
5．2．8 参数
5．3 运算符
5．3．1 算术运算符
5．3．2 位运算符
5．3．3 逻辑运算符
5．3．4 关系运算符
5．3．5 等式运算符
5．3．6 移位运算符
5．3．7 位拼接运算符
5．3．8 缩减运算符
5．3．9 条件运算符
5．4 结构建模方式
5．4．1 内建基本门
5．4．2 门延时
5．4．3 门级建模
5．4．4 模块实例化
5．5 数据流建模方式
5．5．1 连续赋值语句
5．5．2 延时
5．5．3 数据流建模
5．6 行为建模方式
5．6．1 initial语句
5．6．2 always语句
5．6．3 条件语句
5．6．4 多分支语句
5．6．5 循环语句
5．6．6 阻塞赋值和非阻塞赋值
5．7 混合建模方式
5．8 任务和函数
5．8．1 任务
5．8．2 函数
5．9 组合逻辑建模
5．10 时序逻辑建模
5．11 ROM建模
5．12 有限状态机建模
5．13 测试平台
习题

第6章 逻辑综合
6．1 逻辑综合的基本步骤和流程
6．2 综合工具DesignCompiler
6．3 指定库文件
6．4 读人设计
6．5 DC中的设计对象
6．6 定义工作环境
6．6．1 定义工作条件
6．6．2 定义线负载模型
6．6．3 定义系统接口
6．7 定义设计约束
6．7．1 定义设计规则约束
6．7．2 定义设计优化约束
6．8 选择编译策略
6．9 优化设计
6．10 综合举例
6．11 静态时序分析
6．12 系统分割
习题

第7章 版图设计
7．1 版图设计规则
7．1．1 设计规则的定义
7．1．2 设计规则的表示方法
7．1．3 MOSIS设计规则
7．2 版图设计方法
7．3 版图检查与验证
7．4 全定制版图设计
7．4．1 反相器原理图设计
7．4．2 反相器版图设计
7．4．3 设计规则检查
7．4．4 LVS
7．5 基于标准单元的版图设计
7．5．1 准备门级网表和时序约束文件
7．5．2 添加焊盘单元
7．5．3 定义10约束文件
7．5．4 数据准备
7．5．5 布局规划
7．5．6 标准单元自动布局
7．5．7 时钟树综合
7．5．8 自动布线
7．5．9 设计输出
习题

参考文献

精彩书摘

　　《集成电路设计技术》：
　　5.4.2 门延时
　　Verilog HDL的内置的基本门有三种延时：上升延时、下降延时和关断延时。其中，上升延时是指在门的输入发生变化时，门的输出从o、x、z变化到1所需的时间；而下降延时是指门的输出从1、x、z变化到o所需的时间；关断延时则是指门输出从0、1、x变化到高阻z所需的时间。如果变化到不确定值x，则所需的时间为上述三种延时中的最小值。
　　从前面对三种基本门的描述可以知道，对多输入门和多输出门，只能定义上升延时和下降延时，因为其输出不能变为高阻抗z，而对于三态门，则可以定义三种延时。
　　在门实例化时，采用特殊符号“#”来给出延时值。如果没有给出延时，则默认的延时值为0。如果只给出了一个延时值，则所有延时都使用此延时值。如果给出了两个延时值，则这两个延时分别代表上升延时和下降延时。如果给出了三个延时值，则分别代表上升延时、下降延时和关断延时。
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前言/序言

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