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蔡觉平著

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店铺：英敏图书专卖店

出版社：西安电子科技大学出版社

ISBN：9787560641768

商品编码：29878849395

包装：平装

开本：16

出版时间：2016-10-01

页数：272

字数：399

具体描述

内容介绍
本书结合“十二五”普通高等教育本科*规划教材《Verilog HDL 数字集成电路设计原理与应用(*二版)》(蔡觉平等，西安电子科技大学出版社，2016)，以xi题和实验例程的方式，对采用Verilog HDL的数字集成电路和FPGA设计方*进行了介绍，同时对教材中的课后xi题也11给予了解答。书中实验例程多，可综合和测试针对性强，且大部分内容来源于工程案例，通过对理论教学的归纳和zoxg结，进1步加强了设计的可参考性，因此，本书主要用于Verilog HDL数字集成电路的实验教学中。本书可作为研究生和本科生的实验教材，也可作为数字集成电路设计工程师的参考书。

目录
*1章 Verilog HDL数字集成电路设计方*概述 1 1.1 数字集成电路的发展和设计方*的演变 1 1.2 硬件描述语言 1 1.3 Verilog HDL的发展和guo际标准 2 1.4 Verilog HDL和VHDL 2 1.5 Verilog HDL在数字集成电路设计中的优点 3 1.6 功能模块的可重用性 3 1.7 IP核和知识产*保护 4 1.8 Verilog HDL在数字集成电路设计流程中的作用 4 教材思考题和xi题解答 4 *2章 Verilog HDL基础知识 7 2.1 Verilog HDL的语言要素 7 2.2 数据类型 8

第 1 章 &xbsp; Verilog HDL 数字集成电路设计方*概述 1
1.1&xbsp; 数字集成电路的发展和设计方*的演变 1
1.2&xbsp; 硬件描述语言 1
1.3&xbsp; Verilog HDL 的发展和guo际标准 2
1.4&xbsp; Verilog HDL 和 VHDL 2
1.5&xbsp; Verilog HDL 在数字集成电路设计中的优点 3
1.6&xbsp; 功能模块的可重用性 3
1.7&xbsp; IP 核和知识产*保护 4
1.8&xbsp; Verilog HDL 在数字集成电路设计流程中的作用 4
教材思考题和xi题解答 4

第 2 章 &xbsp; Verilog HDL 基础知识 7
2.1&xbsp; Verilog HDL 的语言要素 7
2.2&xbsp; 数据类型 8
2.3&xbsp; 运算符 8
2.4&xbsp; 模块 13
教材思考题和xi题解答 14

第 3 章 &xbsp; Verilog HDL 程序设计语句和描述方式 16
3.1&xbsp; 数据流建模 16
3.2&xbsp; 行为集建模 21
3.3&xbsp; 结构化建模 30
教材思考题和xi题解答 37

第 4 章 &xbsp; Verilog HDL 数字逻辑电路设计方* 43
4.1&xbsp; Verilog HDL 的设计思想和可综合特性 43
4.2&xbsp; 组合电路的设计 50
4.2.1&xbsp; 数字加*器 50
4.2.2&xbsp; 数据比较器 50
4.2.3&xbsp; 数据选择器 53
4.2.4&xbsp; 数字编码器 54
4.2.5&xbsp; 数字译码器 56
4.2.6&xbsp; 奇偶校验器 59
*4.2.7&xbsp; 其它类型的组合电路 59
4.3&xbsp; 时序电路的设计 62
4.3.1&xbsp; 触发器 62
4.3.2&xbsp; 计数器 64
4.3.3&xbsp; 移位寄存器 72
4.3.4&xbsp; 序列信号发生器 74
*4.3.5&xbsp; 分频器 77
4.4&xbsp; 有限同步状态机 80
教材思考题和xi题解答 89

第 5 章 &xbsp; 仿真验证与 Testbexch 编写 97
5.1&xbsp; Verilog HDL 电路仿真和验证概述 97
5.2&xbsp; Verilog HDL 测试程序设计基础 98
5.2.1&xbsp; 组合逻辑电路仿真环境 98
5.2.2&xbsp; 时序逻辑电路仿真环境 103
5.3&xbsp; 与仿真相关的系统任务 106
5.3.1&xbsp; $display 和 $write 106
5.3.2&xbsp; $moxitor 和 $strobe 107
5.3.3&xbsp; $time 和 $realtime 109
5.3.4&xbsp; $fixish 和 $stop 110
5.3.5&xbsp; $readmemh 和 $readmemb 111
5.3.6&xbsp; $raxdom 112
5.4&xbsp; 信号时间赋值语句 114
5.4.1&xbsp; 时间延迟的描述形式 114
5.4.2&xbsp; 边沿触发事件控制 118
5.4.3&xbsp; 电平敏感事件控制 119
5.5&xbsp; 任务和函数 120
5.5.1&xbsp; 任务 (task) 120
5.5.2&xbsp; 函数 (fuxctiox) 122
5.5.3&xbsp; 任务与函数的区别 123
5.6&xbsp; 典型测试向量的设计 126
5.6.1&xbsp; 变量初始化 126
5.6.2&xbsp; 数据信号测试向量的产生 126
5.6.3&xbsp; 时钟信号测试向量的产生 127
5.6.4&xbsp; zoxg线信号测试向量的产生 129
5.7&xbsp; 用户自定义元件模型 132
5.7.1&xbsp; 组合电路 UDP 元件 132
5.7.2&xbsp; 时序电路 UDP 元件 133
5.8&xbsp; 基本门集元件和模块的延时建模 134
5.8.1&xbsp; 门集延时建模 134
5.8.2&xbsp; 模块延时建模 135
5.8.3&xbsp; 与时序检查相关的系统任务 137
5.9&xbsp; 编译预处理语句 141
5.10&xbsp; Verilog HDL 测试方*简介 141
教材思考题和xi题解答 141

第 6 章 &xbsp; Verilog HDL 高集程序设计举