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基本信息

書名：數字電路EDA實用教程

定價：26.00元

作者：顧斌 等

齣版社：西安電子科技大學齣版社

齣版日期：2014-07-01

ISBN：9787560633978

字數：

頁碼：

版次：1

裝幀：平裝

開本：16開

商品重量：0.4kg

編輯推薦

內容提要

全書從實用的角度齣發，通過大量工程實例，詳細介紹瞭利用EDA技術設計可編程邏輯器件的方法和技巧。全書分為3篇，共6章。上篇為可編程邏輯器件基礎知識篇，簡要介紹瞭EDA技術的應用領域、FPGA和CPLD硬件結構，詳細敘述瞭Altera公司和Xilinx公司常用開發工具的使用方法；中篇為硬件描述語言編程基礎篇，通過大量實例詳細介紹瞭VHDL和Verilog這兩種常用的硬件描述語言的語法和常用數字電路功能的實現；下篇為數字係統開發實例篇，包括實用數字鍾電路設計、串口通信設計、FIR濾波器的設計和數字頻率計的設計。
　　本書語言簡潔、結構清晰，以實際工程為背景，實例典型、豐富，來自於實踐並且調試通過，是作者多年開發經驗的推廣與總結，代錶性和指導性強，利於讀者舉一反三。
　　本書適閤計算機、自動化、電子及硬件等相關專業的大學生，以及從事FPGA開發的科研人員使用。

目錄

上篇 可編程邏輯器件基礎知識章 緒論 1.1 概述 1.2 EDA技術的應用領域 l.3 EDA的設計步驟 1.4 TOP-DOWN設計方法 1.5 硬件描述語言 1.5.l ABEL-HDL 1.5.2 Verilog-HDL 1.5.3 VHDL 1.5.4 Verilog-HDL和VHDL的比較 1.6 可編程邏輯器件開發工具 l.6.1 ispLEVER 1.6.2 ISE l.6.3 Quanus II l.7 IP核概述第2章 Xilinx公司産品介紹及開發平颱應用 2.1 Xilinx公司及其FPGA産品 2.1.1 概述 2.1.2 可配置邏輯塊CLB 2.1.3 輸入／輸齣模塊10B 2.1.4 Block RAM 2.2 ISE Design Suite集成開發環境 2.2.1 ISE Design suite各功能模塊簡介 2.2.2 ISE Foundation軟件介紹 2.3 ISE Foundation設計流程 2.3.1 問題分析 2.3.2 設計輸入 2.3.3 工程編譯 2.3.4 仿真驗證 2.3.5 器件配置與編程 2.3.6 IP核的使用 習題2第3章 AItera公司産品介紹及開發平颱應用 3.1 Altera公司CPLD芯片 3.1.1 概述 3.1.2 功能描述 3.1.3 邏輯陣列塊 3.1.4 用戶Flash存儲區 3.2 ModelSim的設計過程 3.2.1 新建工程與源文件 3.2.2 ModelSim仿真 3.3 Quartus Ⅱ的設計過程 3.3.1 設計輸入 3.3.2 編譯 3.3.3 編譯前的約束設置 3.3.4 仿真前的參數設置 3.3.5 仿真 3.3.6 引腳分配 3.4 Quartus Ⅱ與Modelsim聯閤仿真 3.4.1 存儲器初始化文件 3.4.2 Megawizard Plus-In Manager定製ROM 3.4.3 Quartus Ⅱ與ModelSim聯閤仿真 習題3中篇 硬件描述語言編程基礎第4章 VHDL編程基礎 4.1 VHDL概述 4.2 VHDL結構 4.2.1 實體說明 4.2.2 構造體 4.2.3 程序包、庫及配置 4.3 VHDL順序語句與並發語句 4.3.1 順序語句 4.3.2 並行語句 4.4 VHDL要素 4.4.1 VHDL文字規則 4.4.2 VHDL數據對象 4.4.3 VHDL數據類型 4.4.4 VHDL運算符 4.5 數字電路的VHDL實現 4.5.1 組閤邏輯電路設計 4.5.2 時序邏輯電路的VHDL實現 4.5.3 狀態機的VHDL實現 知識梳理與總結 習題4第5章 Veriloo編程基礎 5.1 Verilog簡介 5.1.1 模塊 5.1.2 時延 5.1.3 數據流描述方式 5.1.4 行為描述方式 5.1.5 結構化描述形式 5.1.6 混閤設計描述方式 5.2 Verilog要素 5.2.1 標識符 5.2.2 注釋 5.2.3 格式 5.2.4 編譯指令 5.2.5 值集閤 5.2.6 數據類型 5.3 錶達式 5.3.1 算術操作符 5.3.2 關係操作符 5.3.3 相等關係操作符 5.3.4 邏輯操作符 5.3.5 按位操作符 5.3.6 歸約操作符. 5.3.7 移位操作符 5.3.8 條件操作符 5.3.9 連接和復製操作 5.4 Veritog HDL的基本語法 5.4.1 賦值語句 5.4.2 塊語句 5.4.3 條件語句 5.4.4 循環語句 5.4.5 結構說明語句 5.5 數字電路的Verilog實現 5.5.1 簡單的組閤邏輯設計 5.5.2 簡單時序邏輯電路的設計 5.5.3 利用條件語句實現較復雜的時序邏輯電路 5.5.4 用always塊實現較復雜的組閤邏輯電路 5.5.5 在Verilog HDL中使用函數 5.5.6 利用有限狀態機進行復雜時序邏輯的設計 5.5.7 模塊之間的調用實現自頂嚮下的設計 知識梳理與總結 習題5下篇 數字係統開發實例第6章 典型數字係統設計 6.1 實用數字鍾電路設計 6.1.1 分頻器 6.1.2 時分秒計時器 6.1.3 數碼管驅動模塊 6.1.4 報時電路 6.1.5 頂層設計 6.1.6 數字鍾的硬件驗證 6.2 串口通信 6.2.1 異步串口數據傳送格式 6.2.2 波特率發生器 6.2.3 數據發送模塊程序 6.2.4 數據接收模塊程序 6.2.5 頂層設計 6.2.6 串口通信的硬件驗證 6.3 FIR濾波器的設計 6.3.1 FIR濾波器原理 6.3.2 FIR濾波器直接運算法 6.3.3 FIR濾波器IP核法 6.4 數字頻率計的設計 6.4.1 測頻原理 6.4.2 頻率計的組成結構分析 6.4.3 頻率計的VHDL程序 6.4.4 頻率計的仿真結果 6.4.5 頻率計的硬件驗證 習題6附錄 Nexys3開發闆參考文獻

作者介紹

文摘

序言