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內容簡介

本書共11章，以矽集成電路為中心，重點介紹瞭半導體集成電路及其可靠性的發展演變過程、集成電路製造的基本工藝、半導體集成電路的主要失效機理、可靠性數學、可靠性測試結構的設計、MOS場效應管的特性、失效機理的可靠性仿真和評價。隨著集成電路設計規模越來越大，設計可靠性越來越重要，在設計階段藉助可靠性仿真技術，評價設計齣的集成電路可靠性能力，針對電路設計中的可靠性薄弱環節，通過設計加固，可以有效提高産品的可靠性水平，提高産品的競爭力。

作者簡介

章曉文，工業和信息化部電子第五研究所高級工程師，長期從事電子元器件可靠性工作，在電子元器件可靠性物理、評價及試驗方法等方麵取得顯著研究成果，先後獲省部級科技奬勵3項，發錶學術論文40餘篇，實用新型專利授權一項，申請國傢發明專利4項。

目錄

第1章 緒論 （1）
1．1 半導體集成電路的發展過程 （1）
1．2 半導體集成電路的分類 （4）
1．2．1 按半導體集成電路規模分類 （4）
1．2．2 按電路功能分類 （5）
1．2．3 按有源器件的類型分類 （6）
1．2．4 按應用性質分類 （6）
1．3 半導體集成電路的發展特點 （6）
1．3．1 集成度不斷提高 （7）
1．3．2 器件的特徵尺寸不斷縮小 （7）
1．3．3 專業化分工發展成熟 （8）
1．3．4 係統集成芯片的發展 （9）
1．3．5 半導體集成電路帶動其他學科的發展 （9）
1．4 半導體集成電路可靠性評估體係 （10）
1．4．1 工藝可靠性評估 （10）
1．4．2 集成電路的主要失效模式 （11）
1．4．3 集成電路的主要失效機理 （15）
1．4．4 集成電路可靠性麵臨的挑戰 （16）
參考文獻 （20）
第2章 半導體集成電路的基本工藝 （21）
2．1 氧化工藝 （23）
2．1．1 SiO2的性質 （23）
2．1．2 SiO2的作用 （24）
2．1．3 SiO2膜的製備 （25）
2．1．4 SiO2膜的檢測 （27）
2．1．5 SiO2膜的主要缺陷 （29）
2．2 化學氣相沉積法製備薄膜 （30）
2．2．1 化學氣相沉積概述 （30）
2．2．2 化學氣相沉積的主要反應類型 （31）
2．2．3 CVD製備薄膜 （33）
2．2．4 CVD摻雜SiO2 （36）
2．3 擴散摻雜工藝 （38）
2．3．1 擴散形式 （39）
2．3．2 常用雜質的擴散方法 （40）
2．3．3 擴散分布的分析 （41）
2．4 離子注入工藝 （45）
2．4．1 離子注入技術概述 （45）
2．4．2 離子注入的濃度分布與退火 （47）
2．5 光刻工藝 （49）
2．5．1 光刻工藝流程 （49）
2．5．2 光刻膠的曝光 （51）
2．5．3 光刻膠的曝光方式 （53）
2．5．4 32nm和22nm的光刻 （54）
2．5．5 光刻工藝産生的微缺陷 （55）
2．6 金屬化工藝 （57）
2．6．1 金屬化概述 （57）
2．6．2 金屬膜的沉積方法 （58）
2．6．3 金屬化工藝 （59）
2．6．4 Al/Si接觸及其改進 （62）
2．6．5 阻擋層金屬 （63）
2．6．6 Al膜的電遷移 （65）
2．6．7 金屬矽化物 （65）
2．6．8 金屬鎢 （70）
2．6．9 銅互連工藝 （71）
參考文獻 （75）
第3章 缺陷的來源和控製 （76）
3．1 缺陷的基本概念 （76）
3．1．1 缺陷的分類 （76）
3．1．2 前端和後端引入的缺陷 （78）
3．2 引起缺陷的汙染物 （80）
3．2．1 顆粒汙染物 （81）
3．2．2 金屬離子 （82）
3．2．3 有機物沾汙 （82）
3．2．4 細菌 （83）
3．2．5 自然氧化層 （83）
3．2．6 汙染物引起的問題 （83）
3．3 引起缺陷的汙染源 （83）
3．3．1 空氣 （84）
3．3．2 溫度、濕度及煙霧控製 （85）
3．4 缺陷管理 （85）
3．4．1 超淨間的汙染控製 （86）
3．4．2 工作人員防護措施 （87）
3．4．3 工藝製造過程管理 （88）
3．4．4 超淨間的等級劃分 （91）
3．4．5 超淨間的維護 （92）
3．5 降低外來汙染物的措施 （94）
3．5．1 顆粒去除 （95）
3．5．2 化學清洗方案 （97）
3．5．3 氧化層的去除 （98）
3．5．4 水的衝洗 （101）
3．6 工藝成品率 （101）
3．6．1 纍積晶圓生産成品率 （101）
3．6．2 晶圓生産成品率的製約因素 （102）
3．6．3 晶圓電測成品率要素 （105）
參考文獻 （113）
第4章 半導體集成電路製造工藝 （115）
4．1 半導體集成電路製造的環境要求 （115）
4．1．1 沾汙對器件可靠性的影響 （115）
4．1．2 淨化間的環境控製 （116）
4．2 CMOS集成電路的基本製造工藝 （119）
4．2．1 CMOS工藝的發展 （119）
4．2．2 CMOS集成電路的基本製造工藝 （120）
4．3 Bi-CMOS工藝 （132）
4．3．1 低成本、中速數字Bi-CMOS工藝 （132）
4．3．2 高成本、高性能數字Bi-CMOS工藝 （133）
4．3．3 數模混閤Bi-CMOS工藝 （137）
參考文獻 （141）

第5章 半導體集成電路的主要失效機理 （142）
5．1 與芯片有關的失效機理 （142）
5．1．1 熱載流子注入效應（Hot Carrier Injection，HCI） （142）
5．1．2 與時間有關的柵介質擊穿（Time Dependant Dielectric Breakdown，
TDDB） （153）
5．1．3 金屬化電遷移（Electromigration，EM） （157）
5．1．4 PMOSFET負偏置溫度不穩定性 （164）
5．1．5 CMOS電路的閂鎖效應（Latch―up） （178）
5．2 與封裝有關的失效機理 （180）
5．2．1 封裝材料?射綫引起的軟誤差 （180）
5．2．2 水汽引起的分層效應 （181）
5．2．3 金屬化腐蝕 （182）
5．3 與應用有關的失效機理 （185）
5．3．1 輻射引起的失效 （185）
5．3．2 與鋁有關的界麵效應 （186）
5．3．3 靜電放電損傷（ElectroStatic Discharge，ESD） （189）
參考文獻 （193）
第6章 可靠性數據的統計分析基礎 （195）
6．1 可靠性的定量錶徵 （195）
6．2 壽命試驗數據的統計分析 （197）
6．2．1 壽命試驗概述 （197）
6．2．2 指數分布場閤的統計分析 （198）
6．2．3 威布爾分布場閤的統計分析 （201）
6．2．4 對數正態分布場閤的統計分析 （205）
6．3 恒定加速壽命試驗數據的統計分析 （211）
6．3．1 加速壽命試驗概述 （211）
6．3．2 指數分布場閤的統計分析 （214）
6．3．3 威布爾分布場閤的統計分析 （215）
6．3．4 對數正態分布場閤的統計分析 （217）
參考文獻 （218）
第7章 半導體集成電路的可靠性評價 （220）
7．1 可靠性評價技術 （220）
7．1．1 可靠性評價的技術特點 （220）
7．1．2 可靠性評價的測試結構 （221）
7．1．3 可靠性評價技術的作用 （224）
7．1．4 可靠性評價技術的應用 （225）
7．2 PCM（Process Control Monitor，工藝控製監測）技術 （227）
7．2．1 PCM技術特點 （228）
7．2．2 PCM的作用 （229）
7．3 交流波形的可靠性評價技術 （231）
7．3．1 交流波形的電遷移可靠性評價技術 （231）
7．3．2 交流波形的熱載流子注入效應可靠性評價技術 （232）
7．4 圓片級可靠性評價技術 （232）
7．4．1 圓片級電遷移可靠性評價技術 （234）
7．4．2 圓片級熱載流子注入效應可靠性評價技術 （240）
7．4．3 圓片級柵氧的可靠性評價技術 （241）
7．5 生産綫的質量管理體係 （249）
7．5．1 影響Foundry綫質量與可靠性的技術要素 （250）
7．5．2 影響Foundry綫質量與可靠性的管理要素 （251）
7．5．3 Foundry綫質量管理體係的評價 （252）
參考文獻 （253）
第8章 可靠性測試結構的設計 （256）
8．1 版圖的幾何設計規則 （256）
8．1．1 幾何圖形之間的距離定義 （257）
8．1．2 設計規則舉例 （258）
8．1．3 版圖設計概述及軟件工具介紹 （260）
8．1．4 多項目晶圓MPW（Multi-Project Wafer）的流片方式 （262）
8．2 層次化版圖設計 （266）
8．2．1 器件製造中的影響因素 （266）
8．2．2 版圖驗證和後仿真 （276）
8．3 等比例縮小規則 （277）
8．3．1 等比例縮小的3個規則 （277）
8．3．2 VLSI突齣的可靠性問題 （280）
8．4 測試結構的設計 （282）
8．4．1 MOS管的設計 （282）
8．4．2 天綫效應 （283）
8．4．3 MOS電容的設計 （285）
8．4．4 金屬化電遷移測試結構設計 （288）
參考文獻 （291）

第9章 MOS場效應晶體管的特性 （292）
9．1 MOS場效應晶體管的基本特性 （292）
9．1．1 MOSFET的伏安特性 （293）
9．1．2 MOSFET的閾值電壓 （296）
9．1．3 MOSFET的電容結構 （299）
9．1．4 MOSFET的界麵態測量 （300）
9．2 MOS電容的高頻特性 （302）
9．2．1 MOS電容的能帶和電荷分布 （302）
9．2．2 理想MOS電容的C-V特性 （304）
9．2．3 影響MOS電容C-V特性的因素 （306）
9．2．4 離子沾汙的可靠性評價 （310）
9．2．5 MOS電容的高頻特性分析 （311）
9．3 MOSFET的溫度特性 （316）
9．3．1 環境溫度對器件參數的影響綜述 （316）
9．3．2 環境溫度對器件參數的具體影響 （318）
參考文獻 （325）
第10章 集成電路的可靠性仿真 （326）
10．1 BTABERT的仿真過程及原理 （327）
10．1．1 BERT的結構及模型參數說明 （328）
10．1．2 MOS熱載流子可靠性模擬 （335）
10．2 門電路的HCI效應測量 （338）
10．2．1 應力電壓測量 （338）
10．2．2 數據測量及處理 （340）
10．3 門電路的模擬仿真 （344）
10．3．1 門電路的模擬和測試 （344）
10．3．2 門電路的失效時間計算 （346）
10．4 基於MEDICI的熱載流子效應仿真 （348）
10．4．1 MEDICI軟件簡介 （348）
10．4．2 數據處理及結果分析 （350）
參考文獻 （353）
第11章 集成電路工藝失效機理的可靠性評價 （354）
11．1 可靠性評價試驗要求和接收目標 （354）
11．1．1 可靠性試驗要求 （354）
11．1．2 接收目標 （356）
11．2 熱載流子注入效應 （357）
11．2．1 測試要求 （358）
11．2．2 實驗方法 （359）
11．2．3 注意事項 （362）
11．2．4 驗證實例 （363）
11．3 與時間有關的柵介質擊穿 （364）
11．3．1 試驗要求 （365）
11．3．2 試驗方法 （367）
11．3．3 注意事項 （369）
11．3．4 驗證實例 （370）
11．4 金屬互連綫的電遷移 （371）
11．4．1 試驗要求 （371）
11．4．2 實驗方法 （373）
11．4．3 注意事項 （374）
11．4．4 驗證實例 （375）
11．5 PMOSFET負偏置溫度不穩定性 （376）
11．5．1 試驗要求 （377）
11．5．2 試驗方法 （378）
11．5．3 注意事項 （381）
11．5．4 驗證實例 （381）
參考文獻 （383）
主要符號錶 （385）
英文縮略詞及術語 （391）

精彩書摘

　　《半導體集成電路的可靠性及評價方法》：
　　（3）工藝過程變異。在晶圓通過生産的各個工藝過程時，會有多次的摻雜及光刻工藝，每一步都必須達到極其嚴格的物理特性和潔淨度的要求。但是，即使是最成熟的工藝過程也存在不同晶圓之間，不同工藝之間，以及不同天之間的變化。偶爾某個工藝過程還會超齣它的工藝界限並生産齣不符閤工藝標準的晶圓。工藝過程的自動化所帶來的最大好處就是將這種工藝過程變異減至最小。
　　工藝過程和工藝控製程序的目標不僅僅是保持每一個工藝操作在控製界限範圍之內，更重要的是維持相應的工藝參數穩定不變的分布。大多數的工藝過程都呈現為數學上稱為正態分布（Normal distribution）的參數分布，也稱為中心極限分布（Central theorem distribution）。它的特點是大部分的數據點處於均值附近，距離均值越遠，數據點越少。有時一個工藝過程的數據點都落在指定的界限內，但是大部分的數據都偏嚮一端。錶麵上看這個工藝還是符閤工藝界限的，但是數據分布已經改變瞭，很可能會導緻最終形成的電路在性能上發生變化，導緻達不到標準要求。晶圓生産的挑戰性也就在於要保持各道工藝過程數據分布的持續穩定。
　　在整個晶圓生産工藝流程中，設有許多用來發現有害變異的檢查和測試，以及針對工藝標準的周期性設備的參數校準。這些檢測一部分由生産部門人員來執行，一部分山質量控製部門來執行。所有的這些檢測及工藝過程標準允許一定程度的變異。
　　（4）工藝過程缺陷。工藝過程缺陷被定義為晶圓錶麵受到汙染或不規則的孤立區域（或點）。這些缺陷經常被稱作點缺陷（Spot defect）。在一個電路中，僅僅一個非常小的缺陷就緻使整個電路失效。
　　……

前言/序言

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