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内容简介

　　《普通高等教育电路设计系列规划教材：EDA技术与Verilog HDL设计》根据电子类课程课堂教学和实验的要求，以提高学生的动手实践能力和工程设计能力为目的，对EDA技术和FPGA设计的相关知识进行系统和完整的介绍。《普通高等教育电路设计系列规划教材：EDA技术与Verilog HDL设计》内容新颖，技术先进，由浅入深，既有关于EDA技术、FPGA器件和Verilog硬件描述语言的系统介绍，又有丰富的设计实例。

作者简介

　　徐志军，中国高等教育学会仪器科学及测控技术专业委员会副主任委员、华东地区高校电子线路教学研究会理事、中国电子学会高级会员，普通高等教育“十一五”国家级规划教材《EDA技术与VHDL设计》畅销书作者，该书是本书的姊妹篇。

内页插图

目录

第1章 EDA技术概述
1.1 EDA技术及其发展历程
1.2 EDA技术的特征和优势
1.2.1 EDA技术的特征
1.2.2 EDA技术的优势
1.3 EDA设计的目标和流程
1.3.1 EDA设计的目标
1.3.2 EDA设计的流程
1.3.3 数字集成电路的设计
1.3.4 模拟集成电路的设计
1.4 EDA技术与ASIC设计
1.4.1 ASIC的特点与分类
1.4.2 ASIC的设计方法
1.4.3 SoC设计
1.5 硬件描述语言
1.5.1 VHDL
1.5.2 Verilog HDL
1.5.3 ABEL-HDL
1.5.4 Verilog HDL和VHDL的比较
1.6 EDA设计工具
1.6.1 EDA设计工具分类
1.6.2 EDA公司及其工具介绍
1.7 EDA技术的发展趋势
习题

第2章 可编程逻辑器件基础
2.1 概述
2.1.1 可编程逻辑器件的发展历程
2.1.2 可编程逻辑器件的分类
2.1.3 可编程逻辑器件的优势
2.1.4 可编程逻辑器件的发展趋势
2.2 PLD器件的基本结构
2.2.1 基本结构
2.2.2 电路符号
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA器件概述
2.3.1 Lattice的CPLD/FPGA
2.3.2 Xilinx的CPLD/FPGA
2.3.3 Altera的CPLD/FPGA
2.3.4 CPLD和FPGA的异同
2.4 可编程逻辑器件的基本资源
2.4.1 功能单元
2.4.2 I/O引脚
2.4.3 布线资源
2.4.4 片内RAM
2.5 可编程逻辑器件的编程元件
2.5.1 熔丝型开关
2.5.2 反熔丝型开关
2.5.3 浮栅编程元件
2.5.4 基于SRAM的编程元件
2.6 可编程逻辑器件的设计与开发
2.6.1 CPLD/FPGA设计流程
2.6.2 CPLD/FPGA开发工具
2.6.3 CPLD/FPGA的应用选择
2.7 可编程逻辑器件的测试技术
2.7.1 边界扫描测试原理
2.7.2 IEEE1149.1 标准
2.7.3 边界扫描策略及相关工具
习题

第3章 典型FPGA/CPLD的结构与配置
3.1 Stratix高端FPGA系列
3.1.1 Stratix器件
3.1.2 StratixⅡ器件
3.2 Cyclone低成本FPGA系列
3.2.1 Cyclone器件
3.2.2 CycloneⅡ器件
3.3 典型CPLD器件
3.3.1 MAXⅡ器件
3.3.2 MAX7000器件
3.4 FPGA/CPLD的配置
3.4.1 CPLD器件的配置
3.4.2 FPGA器件的配置
习题

第4章 QuartusⅡ集成开发工具
4.1 QuartusⅡ原理图设计
4.1.1 半加器原理图设计输入
4.1.2 编译与仿真
4.1.3 1位全加器编译与仿真
4.2 QuartusⅡ的优化设置
4.2.1 分析与综合设置
4.2.2 优化布局布线
4.2.3 设计可靠性检查
4.3 QuartusⅡ的时序分析
4.3.1 时序设置与分析
4.3.2 时序逼近
4.4 基于宏功能模块的设计
4.4.1 Megafunctions库
4.4.2 Maxplus2库
4.4.3 Primitives库
习题
实验与设计

第5章 VerilogHDL语法与要素
5.1 VerilogHDL简介
5.2 VerilogHDL模块的结构
5.3 VerilogHDL语言要素
5.4 常量
5.4.1 整数
5.4.2 实数
5.4.3 字符串
5.5 数据类型
5.5.1 net型
5.5.2 variable型
5.6 参数
5.7 向量
5.8 运算符
习题
实验与设计

第6章 VerilogHDL行为语句
6.1 过程语句
6.1.1 always过程语句
6.1.2 initial过程语句
6.2 块语句
6.2.1 串行块begin-end
6.2.2 并行块fork-join
6.3 赋值语句
6.3.1 持续赋值与过程赋值
6.3.2 阻塞赋值与非阻塞赋值
6.4 条件语句
6.4.1 if-else语句
6.4.2 case语句
6.5 循环语句
6.5.1 for语句
6.5.2 repeat、while、forever语句
6.6 编译指示语句
6.7 任务与函数
6.7.1 任务
6.7.2 函数
6.8 顺序执行与并发执行
习题
实验与设计

第7章 VerilogHDL设计的层次与风格
7.1 VerilogHDL设计的层次
7.2 门级结构描述
7.2.1 VerilogHDL内置门元件
7.2.2 门级结构描述
7.3 行为描述
7.4 数据流描述
7.5 不同描述风格的设计
7.5.1 半加器设计
7.5.2 1位全加器设计
7.5.3 4位加法器设计
7.6 多层次结构电路的设计
7.7 基本组合电路设计
7.7.1 编译码器
7.7.2 其他组合电路
7.8 基本时序电路设计
7.8.1 触发器
7.8.2 锁存器与寄存器
7.8.3 计数器与串/并转换器
7.8.4 简易微处理器
7.9 三态逻辑设计
习题
实验与设计

第8章 VerilogHDL设计进阶
8.1 小数分频
8.2 VerilogHDL有限状态机设计
8.2.1 有限状态机的VerilogHDL描述
8.2.2 状态编码
8.2.3 状态编码的定义
8.3 字符液晶显示控制
8.3.1 字符液晶H1602B
8.3.2 用状态机实现字符显示控制
8.4 VGA图像的显示与控制
8.4.1 VGA图像显示原理与时序
8.4.2 VGA图像显示与控制的实现
8.5 点阵式液晶显示控制
8.6 乐曲演奏电路
习题
实验与设计

第9章 VerilogHDL仿真与测试
9.1 系统任务与系统函数
9.2 用户自定义元件
9.2.1 组合电路UDP元件
9.2.2 时序逻辑UDP元件
9.3 延时模型的表示
9.3.1 时间标尺定义＇timescale
9.3.2 延时的表示与延时说明块
9.4 测试平台
9.5 组合电路和时序电路的仿真
9.5.1 组合电路的仿真
9.5.2 时序电路的仿真
习题
实验与设计

第10章 VerilogHDL数字设计实例
10.1 加法器的VerilogHDL设计实例
10.1.1 全加器的设计
10.1.2 行波加法器的设计
10.1.3 超前进位加法器的设计
10.1.4 流水线技术在加法器设计中的应用
10.2 乘法器的VerilogHDL设计实例
10.2.1 移位相加乘法器设计原理
10.2.2 移位相加乘法器的VerilogHDL实现
10.2.3 布斯乘法器设计原理
10.2.4 布斯乘法器的VerilogHDL实现
10.3 汉明编解码器的VerilogHDL设计实例
10.3.1 汉明编码原理
10.3.2 汉明编码的译码原理
10.3.3 汉明编译码的VerilogHDL实现
10.4 ST-BUS总线接口设计
10.4.1 ST-BUS总线时序关系
10.4.2 ST-BUS总线接口实例
习题
实验与设计

第11章 VerilogHDL数字通信常用模块设计实例
11.1 信号音发生器的VerilogHDL设计实例
11.1.1 线性码、A律码转换原理
11.1.2 信号音发生器VerilogHDL实例
11.2 比特同步的VerilogHDL设计实例
11.2.1 锁相功能的自同步法原理
11.2.2 锁相比特同步的EDA实现方法
11.3 基带差分编码的VerilogHDL设计实例
11.3.1 PSK调制和差分编码原理
11.3.2 PSK差分编码设计
11.4 GMSK调制电路的VerilogHDL设计实例
11.4.1 GMSK调制基本原理
11.4.2 GMSK调制实现的基本方法
11.4.3 GMSK基带调制实现的
Verilog HDL实例
习题

实验与设计
附录A Verilog HDL（IEEEStd1364-1995）关键字
附录B Verilog HDL（IEEEStd1364-2001）关键字
参考文献

前言/序言

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